[發明專利]層疊電容器

有效

• 申請號: 200710170259.0
• 申請日: 2004-02-18
• 公開（公告）號: CN101165824A
• 公開（公告）日: 2008-04-23
• 發明（設計）人: 富樫正明;小野寺伸也
• 申請（專利權）人: TDK株式會社
• 主分類號: H01G4/005
• 分類號: H01G4/005;H01G4/228;H01G4/30
• 代理公司: 中國專利代理(香港)有限公司
• 代理人: 曾祥夌;劉宗杰

本申請屬分案申請，其母案的申請號為200410005435.1。該母案的優先權日為2003年2月18日。

技術領域

本發明涉及能夠大幅降低有效電感的層疊電容器，特別是能夠使CPU用電源的電壓變動變小的層疊陶瓷電容器。

背景技術

近年來，在信息處理裝置中使用的CPU(主運算處理裝置)，通過處理速度的提高和高集成化，在工作頻率變高的同時，電流損耗也顯著地增加了。而且伴隨于此，通過功率損耗的降低化還有工作電壓減少的傾向。因此，在用于供給CPU功率的電源中，在更高的速度下就產生大的電流變動，把伴隨該電流變動的電壓變動限制在該電源的容許值內就變得非常困難。

為此，如圖12所示，把被稱為去耦電容器的層疊電容器100連接到電源102上，在電源穩定化對策中頻繁地被使用。而且，在電流的高速下通過在瞬態的變動時快速的充放電，就從該層疊電容器100對CPU104供給電流，抑制了電源102的電壓變動。

現有的層疊電容器在例如：特開2002-164256號公報、特開2002-151349號公報、特開2000-323354號公報、特開平11-144996號公報、特開平08-097070號公報、以及特開平06-140283號公報中公開。

但是，伴隨著現今的CPU工作頻率的進一步高頻化，電流變動變得更高速而且更大了。因此，伴隨著如圖12所示的層疊電容器100其自身所具有的等效串聯電感(ESL)相對地變大，作為有效電感變大的結果，該等效串聯電感對電源的電壓變動影響也變大了。

也就是說，在如圖12所示的CPU104的電源電路中使用的現有層疊電容器100中，由于作為在該圖12中的等效電路所示的寄生成分的ESL很高，所以伴隨著如圖13所示的電流I的變動，該ESL就變得阻礙了層疊電容器100的充放電。因此，與上述同樣地，電源的電壓V的變動就像圖13那樣容易變大，而且在今后的CPU的高速化中也逐漸變得不能適應。

該理由是，在作為電流瞬變時的充放電時間中，電壓變動可近似為以下的式1，這是因為ESL的高低與電源的電壓變動的大小有關。

dV＝ESL·di/dt????...式1

其中，dV是瞬變時的電壓變動(V)，i是電流變動量(A)，t是變動時間(秒)。

這里，在把該現有電容器的外觀表示在圖14的同時，把內部結構表示在圖15，以這些圖為依據，下面對現有的層疊電容器100進行說明。也就是說，圖14所示的現有的層疊電容器100是，圖15所示的分別設置了兩種內部導體114、116的一對陶瓷層112A交替層疊，形成了電介質體112的結構，以便于獲得靜電電容。

此外，這些兩種內部導體114、116是分別從電介質體112的相互面對的2個側面112B、112C引出的。而且，連接在內部導體114的端子電極118、連接在內部導體116的端子電極120分別被設置在如圖14所示的層疊電容器100的相互面對的側面112B、112C。

如圖16所示，由于該層疊電容器100沿著相對于多層基板122的面的垂直方向(Z軸方向)層疊并安裝陶瓷層112A，所以內部導體114、116的面就和該多層基板122的面變得平行了。因此，從作為多層基板122的導體部分的基板圖形124到電介質體112內的內部導體114、116的距離變長，電流回路E所占的面積也變大了。作為其結果，在現有的結構中，就有了總電感增加，伴隨于此有效電感也增加了的缺點。

這樣一來，作為使電源的電壓變動增加的主要原因，不只是電容器本身的ESL還有總電感，這些ESL與總電感的和作為有效電感對電源的電壓變動有著很大的影響。因此，就必須降低該有效電感。

另外，作為避免總電感的增加的安裝結構，考慮采用如圖17所示的結構。在該圖所示的安裝結構中，就變成了使內部導體的層疊方向與如圖16所示的結構錯開90度，在沿多層基板122的面的Y軸方向層疊陶瓷層112A的結構。

也就是說，變成相對于安裝該層疊電容器100的多層基板122的面，內部導體114、116的面成為垂直的安裝結構，伴隨于此，電流回路E變短。作為其結果，總電感減少了。

但是，即使是采用任何一種結構，在現在也都不能充分地降低總電感，不能去除有效電感大的缺點。

發明內容

本發明的目的是，考慮到上述事實，提供一種能夠大幅降低有效電感并可以使CPU用電源的電壓變動變小的層疊電容器。