[發明專利]驅動電路

無效

• 申請號: 200710146904.5
• 申請日: 2007-08-24
• 公開（公告）號: CN101132174A
• 公開（公告）日: 2008-02-27
• 發明（設計）人: 鈴木登志生
• 申請（專利權）人: 索尼株式會社
• 主分類號: H03K19/0185
• 分類號: H03K19/0185;H03F3/45
• 代理公司: 中國國際貿易促進委員會專利商標事務所
• 代理人: 康建忠

相關申請的交叉引用

本發明包含涉及2006年8月24日提交到日本專利局的第JP2006-227964號日本專利申請的主題，該申請的全部內容通過引用合并于此。

技術領域

本發明涉及以高速輸出數據的驅動(驅動器)電路。

更具體地說，本發明涉及一種低壓差分信令(LVDS)電路。

背景技術

已知針對以高速度進行邏輯信號輸出和高阻抗輸出而設計的LVDS電路。例如，第2005-109897號日本未審查專利申請公開中公開了這樣一種LVDS電路。

圖1示出LVDS電路的基本電路配置。

參照圖1，LVDS電路100包括：第一串聯電路，由P通道MOS晶體管MP101和N通道MOS晶體管MN101組成；第二串聯電路，由P通道MOS晶體管MP102和N通道MOS晶體管MN102組成；第一電流源11和第二電流源12。第一串聯電路與第二串聯電路并聯。第一電流源11和第二電流源12分別被連接到第一串聯電路和第二串聯電路。

向LVDS電路100提供第一電壓VDD和第二電壓VSS。負載電路110等效地表示為電阻R，被連接到LVDS電路100中的節點N1和節點N2。

現在簡要描述圖1中的LVDS電路100的工作。

控制電路(未示出)分別向晶體管MP101、MP102、MN101和MN102提供開關驅動信號SW(φ1)、SW(φ2)、SW(φ3)和SW(φ4)，從而斜對地安置在節點N1的相對側的兩個晶體管(例如，晶體管MP101和MN102)在第一模式(相位)下被同時開啟或關閉，晶體管MP102和MN101在與第一模式相位相反的第二模式(相位)下被同時開啟或關閉。

第一開關驅動信號SW(φ1)和第二開關驅動信號SW(φ2)是差分信號(即，反相信號或互補信號)。類似地，第三開關驅動信號SW(φ3)和第四開關驅動信號SW(φ4)是差分(反相)信號。另一方面，第一開關驅動信號SW(φ1)和第四開關驅動信號SW(φ4)是同相信號。第二開關驅動信號SW(φ2)和第三開關驅動信號SW(φ3)也是同相信號。

換言之，在第一模式下，斜對的晶體管MP101和MN102被同時開啟，斜對的晶體管MP102和MN101被關閉。因此，第一電流源11、晶體管MP101、節點N1、負載電路110、節點N2、晶體管MN102和第二電流源12構成電路，由此提供由虛線所示的電流路徑P2。

另一方面，在第二模式下，斜對的晶體管MP102和MN101被同時開啟，斜對的晶體管MP101和MN102被關閉。因此，第一電流源11、晶體管MP102、節點N2、負載電路110、節點N1、晶體管MN101和第二電流源12構成電路，由此提供由實線所示的電流路徑P1。

重復上述操作將允許輸出電流Iout流經負載電路110，所述輸出電流Iout的極性在正負之間切換。

第2005-109897號日本未審查專利申請公開中公開了一種提供旁路電路以克服上述LVDS電路的缺點的技術。

現將描述上述LVDS電路的缺點。

在LVDS電路100中，晶體管MP101和MN102當提供上述電流路徑P2時均用作允許輸出電流Iout流經負載電路110的模擬開關，其它晶體管MP102和MN101當提供電流路徑P1時均用作允許輸出電流Iout流經負載電路110的模擬開關。在用作模擬開關的晶體管MP101、MP102、MN101和MN102的每一個中，由晶體管的導通電阻引起電壓下降。通過下面的等式(1)來表示LVDS電路100的工作電壓：

[VdsP+(Ron1+Ron2+R)×Iout÷VdsN]＜(VDD-VSS)????...(1)

其中，VdsP指示P通道晶體管的夾斷電壓，VdsN指示N通道晶體管的夾斷電壓，Ron1和Ron2指示各自的導通電阻。

可惜的是，難以減少第一電壓VDD與第二電壓VSS之間的差(VDD-VSS)。

當第二電壓VSS被設置到地電位時，在LVDS電路100中難以降低第一電壓VDD。缺點在于，難以實現LVDS電路的低電壓工作。因此，增加了每個晶體管的大小。例如，當LVDS電路100被構建為IC時，難以減少該電路的布局面積。

為了減少每個晶體管的導通電阻，可增加晶體管的大小。另一方面，為了允許LVDS以高速度工作，應該以高速度驅動每個晶體管的柵極。每個晶體管的大小越大，柵極電容越大?？上У氖?，這導致邏輯元件功耗的增加。