[發明專利]模擬數字電路設計的方法和模擬引擎

無效

• 申請號: 200710141180.5
• 申請日: 2007-08-13
• 公開（公告）號: CN101369289A
• 公開（公告）日: 2009-02-18
• 發明（設計）人: 維克特·S.·久里斯;小約翰·H.·維斯特曼;托馬斯·J.·特里特;格諾特·E.·京特
• 申請（專利權）人: 國際商業機器公司
• 主分類號: G06F17/50
• 分類號: G06F17/50
• 代理公司: 中國國際貿易促進委員會專利商標事務所
• 代理人: 杜娟

1.一種用于數字電路的硬件描述語言模擬的模擬引擎，包含：

a)用于存儲數字電路的壓縮硬件描述語言模型的存儲器模塊；

b)用于解壓縮數字電路的壓縮硬件描述語言模型的解壓縮器；

c)從解壓縮器到用于運行硬件描述語言的ASIC芯片的互連線；和

d)位于ASIC芯片與主計算機之間、用于將測試向量發送到ASIC芯片并從ASIC芯片接收測試輸出的主機總線和主機接口。

2.根據權利要求1所述的模擬引擎，其中，所述解壓縮器包含：

a)壓縮數據緩沖器；

b)用于將令牌與硬件描述代碼的單元相關聯的查找表；

c)串行化器；和

d)解壓縮數據緩沖器陣列；并且

解壓縮器串聯在存儲器模塊與到ASIC芯片的互連線之間。

3.根據權利要求2所述的模擬引擎，其中，所述串行化器包含：

a)用于利用指定給每個令牌的唯一代碼將硬件描述語言代碼Huffman編碼成令牌的查找表裝置；和

b)用于解壓和收集數據的一組移位緩沖器。

4.根據權利要求1所述的模擬引擎，包含：

a)用于存儲數字電路的壓縮硬件描述語言模型的存儲器模塊；

b)用于解壓縮數字電路的壓縮硬件描述語言模型的解壓縮器，所述解壓縮器包含：

i)壓縮數據緩沖器；

ii)用于將令牌與硬件描述代碼的單元相關聯的查找表；

iii)串行化器，所述串行化器包含：用于利用指定給每個令牌的唯一代碼將硬件描述語言代碼Huffman編碼成令牌的查找表裝置；和用于解壓和收集數據的一組移位緩沖器；和

iv)解壓縮數據緩沖器陣列；并且

解壓縮器串聯在存儲器模塊與到ASIC芯片的互連線之間；

c)從解壓縮器到用于運行硬件描述語言的ASIC芯片的互連線；和

d)位于ASIC芯片與主計算機之間、用于將測試向量發送到ASIC芯片和從ASIC芯片接收測試輸出的主機總線和主機接口。

5.一種在具有指令存儲器和邏輯評估單元的模擬器中模擬數字電路設計的方法，包括如下步驟：

a)將數字電路設計的壓縮硬件描述語言文件存儲在指令存儲器中；

b)解壓縮硬件描述語言文件；

c)在邏輯評估單元中處理解壓縮硬件描述語言文件；和

d)從邏輯評估單元中恢復模擬輸出。

6.根據權利要求5所述的方法，其中，解壓縮硬件描述語言文件包含如下步驟：

a)將壓縮硬件描述語言代碼傳遞給壓縮數據緩沖器；

b)將壓縮硬件描述語言代碼轉換成令牌；

c)對令牌進行串行化，以便對串行化的硬件描述語言代碼進行解壓縮從而形成解壓縮硬件描述語言代碼；

d)將解壓縮硬件描述語言代碼存儲在解壓縮數據緩沖器陣列中；和

e)將解壓縮數據緩沖器陣列的內容作為輸入提供給邏輯評估單元。

7.根據權利要求5所述的方法，包含如下步驟：

a)將數字電路設計的壓縮硬件描述語言文件存儲在指令存儲器中；

b)通過如下步驟解壓縮硬件描述語言文件：

i)將壓縮硬件描述語言代碼傳遞給壓縮數據緩沖器；

ii)將壓縮硬件描述語言代碼轉換成令牌；

iii)對令牌進行串行化，以便對串行化的硬件描述語言代碼進行解壓縮從而形成解壓縮硬件描述語言代碼；

iv)將解壓縮硬件描述語言代碼存儲在解壓縮數據緩沖器陣列中；

v)將解壓縮數據緩沖器陣列中的緩沖器的內容復制到解壓縮數據緩沖器陣列的下一個緩沖器中；和

vi)將解壓縮數據緩沖器陣列的內容作為輸入提供給邏輯評估單元；

c)在邏輯評估單元中處理解壓縮硬件描述語言文件；和

d)從邏輯評估單元中恢復模擬輸出。