[發明專利]一種讀取內存中數據的方法和系統

無效

• 申請號: 200710140629.6
• 申請日: 2007-08-09
• 公開（公告）號: CN101110262A
• 公開（公告）日: 2008-01-23
• 發明（設計）人: 李曉強
• 申請（專利權）人: 北京中星微電子有限公司
• 主分類號: G11C7/22
• 分類號: G11C7/22
• 代理公司: 北京德琦知識產權代理有限公司
• 代理人: 王琦;王誠華

技術領域

本發明涉及內存控制技術領域，特別涉及一種讀取內存中數據的方法和系統。

背景技術

隨著片上系統(System?On?Chip，SOC)芯片技術的發展，芯片所需存儲器的容量越來越大，僅靠SOC芯片上集成的片上存儲器已經難以滿足實際需要，況且增加片上存儲器的容量會大大增加SOC芯片的成本。為此，常采用片外的內存代替片上存儲器供SOC芯片上的硬件模塊使用。目前，最常見的內存為同步動態隨機存儲器(Synchronous?Dynamic?random?accessmemory，SDRAM)。

現有技術讀取SDRAM中數據的工作原理如圖1所示。SDRAM控制模塊101向SDRAM?102輸出主時鐘(Main?Clock，MCLK)。在MCLK的某一個時鐘周期內，SDRAM控制模塊101向SDRAM發出讀取數據的控制信號以及所讀取的地址；在MCLK的下一個時鐘周期，SDRAM?102將所讀取的數據返回SDRAM控制模塊101。

由于SDRAM的管腳和SOC芯片的管腳之間存在時延，這些時延包括從SDRAM控制器101到SOC芯片管腳的延時ΔT₀、SOC芯片管腳到SDRAM102的延時ΔT₁以及從SDRAM?102到SOC芯片管腳的延時ΔT₂。SDRAM?102實際是工作在時鐘MCLK’下，時鐘MCLK’相對于時鐘MCLK的時延為ΔT₀+ΔT₁，從SDMRAM控制模塊101的角度來說，實際上從SDRAM102返回數據的時刻比理想情況晚ΔT的時間，其中ΔT可認為是內存和內存控制器之間的時延，ΔT＝ΔT₀+ΔT₁+ΔT₂。在MCLK的時鐘頻率很高的情況下，MCLK的時鐘周期會接近甚至小于時延ΔT，這樣就難以保證在下一個時鐘周期的上升沿讀取SDRAM?102中的數據，導致讀取SDRAM?102的數據出現錯誤。

針對這一問題，現有技術通常的做法是在SDRAM控制器101和SDRAM?102之間采用復雜的后端電路嚴格控制時延ΔT，使之小于MCLK的時鐘周期。這種方法實現復雜，而且并沒有從根本上解決問題。隨著SOC芯片性能的提高，MCLK的時鐘周期必然會進一步減小，則該方法會越來越難以實現。

發明內容

有鑒于此，本發明提出一種讀取內存中數據的方法，可以在高時鐘頻率的工作環境下，避免內存和內存控制器之間的時延對讀取數據造成的影響。該方法設置與內存控制器主時鐘MCLK具有相位差T_ph的采樣時鐘DATA_CLK，并且包括如下步驟：

A、內存控制器在主時鐘域下，向內存發送讀控制信號和讀地址；

B、在采樣時鐘域下接收內存輸出的所述讀地址中存儲的數據，并緩存所接收的數據；

C、內存控制器在主時鐘域下，讀取所述緩存的數據。

所述設置采樣時鐘為：設置采樣時鐘的時鐘周期T與主時鐘的時鐘周期相同，采樣時鐘與主時鐘的相位差T_ph滿足ΔT+T_s＜T_ph＜ΔT+T-T_h，其中T_s為采樣時鐘要求的數據建立時間，T_h為采樣時鐘要求的數據保持時間，ΔT為內存和內存控制器之間的時延。

所述設置采樣時鐘為：將主時鐘信號延時所述T_ph時間，所得信號為采樣時鐘信號。

本發明還提出一種讀取內存中數據的系統，包括內存和內存控制模塊，內存控制模塊在主時鐘域下向內存發送讀控制信號和讀地址；采樣模塊，用于在采樣時鐘域下接收內存輸出的數據，緩存所接收的數據，并在主時鐘域下將所緩存的數據發送至內存控制模塊。

所述內存控制模塊進一步包括主時鐘單元，用于生成主時鐘信號，并將所述主時鐘信號分別發送至內存和采樣模塊。

所述采樣模塊包括：

采樣時鐘單元，用于向內存輸出采樣時鐘信號；

采樣單元，用于在采樣時鐘域下接收來自內存的數據，并將所讀取的數據發送至緩存單元；

緩存單元，用于緩存來自采樣單元的數據，并在主時鐘域下將所緩存的單元輸出至內存控制模塊。

所述緩存單元為異步先入先出存儲器。

所述內存為同步動態隨機存儲器或雙數據率同步動態隨機存儲器。