[發明專利]存儲器讀取電路

有效

• 申請號: 200710138284.0
• 申請日: 2007-08-03
• 公開（公告）號: CN101286357A
• 公開（公告）日: 2008-10-15
• 發明（設計）人: 陳重光
• 申請（專利權）人: 旺宏電子股份有限公司
• 主分類號: G11C7/06
• 分類號: G11C7/06
• 代理公司: 北京市柳沈律師事務所
• 代理人: 葛寶成;黃小臨

技術領域

本發明涉及一種存儲器讀取電路，且特別是涉及一種從存儲單元的源極端感測源極電流以進行讀取操作的存儲器讀取電路。

背景技術

存儲器在現代已被廣泛地應用于數據存儲的領域。存儲器具有多個存儲單元(memory?cell)，此些存儲單元通常被配置成陣列(array)的形式，其中，每一列的存儲單元對應于一條字線(word?line)，每一行的存儲單元對應于一條位線(bit?line)。每一個存儲單元各包括一個晶體管，晶體管的第一端耦接至一位線，第二端耦接至另一位線，控制端耦接至相對應的字線。

每一個存儲單元可定義為一個二進制的位，亦即“0”或“1”其中之一。通常，被編程(program)的位表示為“0”，被抹除(erase)的位表示為“1”。此外，在某些型式的存儲器中，存儲單元存儲二個二進制的位，亦即第一位和第二位。第一位可表示為“0”或“1”，而第二位亦可表示為“0”或“1”。

一般而言，在讀取操作時序階段內，存儲器藉由感測由存儲單元所汲取的電流而判斷存儲單元的狀態。請參照圖1，其示出了傳統存儲器的電路圖。存儲器100包括多個存儲單元及存儲器讀取電路110。在圖1中，多個存儲單元僅以第一存儲單元M1及第二存儲單元M2作為代表，然不限于此。存儲器讀取電路110包括感測選擇電路112、感測電路113、充電選擇電路114以及漏極端偏壓電路115。

第一存儲單元M1耦接至第一位線BL1及第二位線BL2，第二存儲單元M2耦接至第二位線BL2及第三位線BL3，且第一存儲單元M1及第二存儲單元M2均受字線WL的控制。在一讀取操作模式，感測選擇電路112將第二位線BL2連接至感測電路113。此外，充電選擇電路114將第一位線BL1連接至漏極端偏壓電路115，亦即第一存儲單元M1的第一端具有漏極端偏壓D。感測電路113感測流經感測選擇電路112的感測電流I_sen以判斷第一存儲單元M1的狀態。若感測電流I_sen大于一參考電流I_ref，則第一存儲單元M1被判斷為表示“1”，若感測電流I_sen小于參考電流I_ref，則第一存儲單元M1被判斷為表示“0”。

此外，在讀取操作時序階段，第三位線BL3的電壓電平在感測操作時是浮動的，且被錯誤電流I_err充電。亦即，第一存儲單元M1有從第二存儲單元M2而來的放電電流。

然而，當第一存儲器單元M1代表“1”而第二存儲單元M2亦代表“1”時，可能會發生從第二存儲單元M2的第二端流至第二存儲單元M2的第一端的漏電流，即錯誤電流I_err。在上述的情況下，感測電流I_sen不等于漏極電流I_d，存儲器100的讀取操作的可靠度降低，導致存儲器100的整體性能表現降低。

發明內容

本發明提供一種存儲器讀取電路15，從存儲單元的源極端感測存儲單元的源極電流以進行讀取操作。

根據本發明的第一方面，提出一種存儲器讀取電路。存儲器包括第一存儲單元及第二存儲單元，第一存儲單元耦接至第一位線及第二位線，第二存儲單元耦接至第二位線及第三位線。存儲器讀取電路包括源極端感測電路、漏極端偏壓電路、第一選擇電路以及第二選擇電路。漏極端偏壓電路提供漏極端偏壓。第一選擇電路用于在一讀取操作模式連接第二位線及第三位線至漏極端偏壓電路。第二選擇電路用于在讀取操作模式連接第一位線至源極端感測電路以感測第一存儲單元的源極電流。

根據本發明的第二方面，另提出一種存儲器讀取電路。存儲器包括第一存儲單元、第二存儲單元及第三存儲單元。第一存儲單元耦接至第一位線及第二位線，第二存儲單元耦接至第二位線及第三位線，第三存儲單元耦接至第三位線及第四位線。存儲器讀取電路包括源極端感測電路、漏極端偏壓電路、第一選擇電路以及第二選擇電路。漏極端偏壓電路提供漏極端偏壓。第一選擇電路用于在一讀取操作模式連接第二位線及第三位線至漏極端偏壓電路。第二選擇電路用于在讀取操作模式連接第一位線至源極端感測電路以感測第一存儲單元的源極電流，且在讀取操作模式連接第四位線至源極端感測電路以感測第三存儲單元的源極電流。

為讓本發明的上述內容能更明顯易懂，下文特舉一較佳實施例，并配合附圖，作詳細說明如下。

附圖說明

圖1示出了傳統存儲器的電路圖。

圖2示出了依照本發明較佳實施例的存儲器的電路圖。