[發明專利]半導體集成電路

無效

• 申請號: 200710136332.2
• 申請日: 2007-07-24
• 公開（公告）號: CN101114831A
• 公開（公告）日: 2008-01-30
• 發明（設計）人: 和田享
• 申請（專利權）人: 松下電器產業株式會社
• 主分類號: H03K19/00
• 分類號: H03K19/00;H03K3/011;H03K17/14
• 代理公司: 北京德琦知識產權代理有限公司
• 代理人: 陸弋;王誠華

技術領域

本發明涉及半導體集成電路，具體而言，涉及對由于加工偏差造成的影響進行控制的技術，所述加工偏差在多個MOSFET之間隨機地產生并且在微制造中變得明顯。

背景技術

近年來，基于半導體集成電路設備制造中微加工的優點，在制造半導體集成電路設備的加工中，MOSFET的溝道長度已經低于0.1微米級。除了加工中的這種小型化以外，基于環境溫度的特征偏差和加工偏差變得明顯。另一方面，針對上述情況出現了下列報告。

亦即，作為控制上述特征偏差的技術，如日本公開專利文件(日本專利申請公開No.2004-165649)中所示，存在一種利用襯底電壓來恒定地控制P型和N型MOSFET源極和漏極之間的電流的方法。根據這種偏差抑制技術，MOSFET的漏電流(具體而言，在亞閾值區域或者飽和區域的任意柵極電壓值下的漏電流)可以被控制使得不存在溫度依存性和加工偏差依存性，并且可以實現操作穩定性的提高。

然而，在半導體制造技術中，盡管除了小型化之外在多個MOSFET之間隨機產生的加工偏差(在下文中稱為“隨機偏差”)變得明顯，但是根據上述控制偏差的傳統技術難以控制依賴于這種隨機偏差的特征偏差。例如，在決定操作頻率的過程中，由于隨機偏差導致延遲時間增加，并且會產生設置誤差。另外，在嚴格維持觸發器的限制的過程中，延遲時間由于隨機偏差而降低，并且會產生維持誤差。對于這種情況，根據上述控制偏差的傳統技術，不可能同時避免上述兩種誤差。

發明內容

因此，本發明的主要目的在于，即使產生了隨機偏差，也要實現操作穩定性的提高。

為了實現上述目的，本發明具有下列構造。

(i)根據本發明的一種半導體集成電路，包括：

一或多個觸發器電路；

一或多個組合電路，其連接至所述觸發器電路；

一或多個時鐘緩沖器，用于向所述觸發器電路提供時鐘；和

控制電路，用于相互獨立地控制所述觸發器電路的延遲時間和所述組合電路的延遲時間。

根據該構造，即使延遲時間由于構成MOSFET等的半導體集成電路中包括的隨機偏差而局部地變短或變長，也能夠通過獨立地控制觸發器電路的延遲時間和組合電路的延遲時間，控制依賴于上述隨機偏差的特征偏差。因此，可以實現半導體集成電路操作穩定性的提高。

(ii)在上述構造中，存在如下實施例：當在比時鐘頻率足夠低的頻率操作所述觸發器電路和組合電路的狀態下操作結果與期望值不同時，所述控制電路控制觸發器電路的延遲時間，使得上述延遲時間變長。因此，即使在比所需操作頻率足夠低的頻率可能發生誤差(即維持誤差)的情況下，也能夠通過調節觸發器電路的延遲時間來避免維持誤差。在這里，此處所描述的足夠低的頻率是針對低于或者等于所需操作頻率1/10的頻率。

(iii)在上述構造中，存在這樣的實施例：當在時鐘頻率操作所述觸發器電路和組合電路的狀態下操作結果與期望值不同時，所述控制電路控制觸發器電路的延遲時間，使得上述延遲時間變短。因此，即使在所需操作頻率下可能發生誤差(即設置誤差)的情況下，也能夠通過調節組合電路的延遲時間來避免設置誤差。

(iv)在上述構造中，存在這樣的實施例：所述控制電路根據襯底電壓控制來控制所述延遲時間。因此，可以將發生誤差的電路延遲時間控制為適當的值。

(v)在上述構造中，存在這樣的實施例：所述控制電路根據電源電壓控制來控制所述延遲時間。因此，可以將發生誤差的電路延遲時間控制為適當的值。

(vi)在上述構造中，存在這樣的實施例：

互相平行并順序布置的第一電路行、第二電路行和第三電路行，其中：

所述觸發器電路布置在第一電路行中；

所述組合電路布置在第二電路行中；

所述時鐘緩沖器布置在第三電路行中。因此，由于可以在最佳狀態中進行電源布線和襯底布線，所以能夠實現電阻的降低和布線資源的最小化。

(vii)在上述構造中，存在這樣的實施例：進一步提供溫度探測電路，其根據上述半導體集成電路中電路溫度的變化，調節所述控制電路。因此，即使在操作過程中，也能實現響應于溫度波動的最佳延遲時間控制。

(viii)在上述構造中，存在這樣的實施例：進一步提供電壓探測電路，其用于根據上述半導體集成電路中的電壓變化量，調節所述控制電路。因此，即使在操作過程中，也能實現響應于變壓變化的最佳延遲時間控制。