[發明專利]半導體集成電路

有效

• 申請號: 200710136231.5
• 申請日: 2007-07-11
• 公開（公告）號: CN101241900A
• 公開（公告）日: 2008-08-13
• 發明（設計）人: 米津俊明;巖本猛;大林茂樹;荒川政司;河野和史
• 申請（專利權）人: 株式會社瑞薩科技
• 主分類號: H01L23/525
• 分類號: H01L23/525
• 代理公司: 北京市金杜律師事務所
• 代理人: 王茂華

相關申請的交叉引用

本申請要求2006年8月11日提交的日本專利申請No.2006-219370和2007年2月9日提交的日本專利申請No.2007-30263的優先權，據此將其內容通過參考引入本申請。

技術領域

本發明是關于半導體集成電路的發明，并且特別地涉及設置有熔絲(fuse)的半導體集成電路。

背景技術

通過在半導體集成電路中形成熔絲，使熔絲被切斷，調整電阻值，并且執行援救(relief)處理，例如將缺陷元件更換為正常元件。而且一般地將從外部通過激光束照射切斷的激光熔絲用作常規用于援救處理的熔絲。

然而，因為從外部實行激光照射并且實行熔絲切斷，所以激光熔絲不能在模制之后執行援救處理。因為使用存儲器或SOC(片上系統)和SIP(系統封裝)中實現的高容量的存儲空間，所以為了提高早期的產量，在模制之后需要援救處理。然而，因為從外部的激光照射對激光熔絲進行切斷，所以援救處理僅能夠對裸晶片執行。

對于半導體集成電路，使用這樣一種電熔絲(自然是在晶片上)：它傳送電流并且被切斷，而且即使就地或在模制之后也可援救。因為它通過從外部實行激光照射進行切斷，所以激光熔絲要求微調專用設備和援救處理步驟。然而，因為它能在緊接使用電熔絲的電路測試器進行測試之后微調，所以它不再需要微調設備或援救處理步驟。這種電熔絲在專利文獻1或專利文獻2中作了描述。

[專利文獻1]日本未審專利公開No.2005-39220

[專利文獻2]日本未審專利公開No.2005-57186

發明內容

當將電熔絲用于半導體集成電路時，必須使得包括電熔絲的援救電路的面積盡可能最小化。為了產生特別使電熔絲被切斷所需要的電流，需要電源電路。為了使這個電源電路的面積盡可能最小化，必須使切斷所需要的電流最小化。

當電熔絲被切斷時，有這樣一個問題：從切斷部分發生斷裂，或切斷部分的布線材料擴散，污染周圍，并且降低半導體集成電路的可靠性。

于是，本發明旨在提供能利用電熔絲執行可靠援救處理的半導體集成電路。

關于本發明的解決手段包括熔絲布線，由超過預定電流值通過而切斷；第一電極焊盤，與熔絲布線的一側連接；第二電極焊盤，與熔絲布線的另一側連接；污染控制層，經由絕緣層在熔絲布線的上層和下層中形成；一對第一通孔布線，在熔絲布線的側面經由絕緣層而形成，與污染控制層連接，并且包圍熔絲布線；和一對第二通孔布線，關于熔絲布線在第一通孔布線的外側中形成，使得可以包圍第一通孔布線。

本發明描述的半導體集成電路設置有一對第一通孔布線，它與污染控制層連接，并且包圍熔絲布線；和一對第二通孔布線，形成為可以包圍第一通孔布線。當電熔絲被切斷時，它防止切斷部分的布線材料擴散和污染周圍，并且具有提高半導體集成電路的可靠性的效果。在本發明所述的半導體集成電路中，因為通過安排污染控制層能抑制熔絲切斷時對熔絲布線上的上下層的影響，所以能對所關注的上下層進行布線，并且達到芯片尺寸的減小。

附圖說明

圖1是說明用于半導體集成電路的電熔絲的慣用法的方框圖；

圖2是關于本發明的實施例1的電熔絲的透視圖；

圖3是關于本發明的實施例1的半導體集成電路的橫截面圖；

圖4是關于本發明的實施例1的電熔絲的SEM照相；

圖5是其中安排有關于本發明的實施例1的多個電熔絲的SEM照相；

圖6是關于本發明的實施例2的電熔絲的SEM照相；

圖7是關于本發明的實施例2的電熔絲的部分SEM照相；

圖8是關于本發明的實施例2的電熔絲的平面圖；

圖9和圖10是關于本發明的實施例2的電熔絲的橫截面圖；

圖11和圖12是說明關于本發明的實施例2的電熔絲的斷裂擴展防止層與斷裂之間關系的繪圖；

圖13至圖15是說明關于本發明的實施例2的電熔絲的污染控制層與熔絲布線之間距離的繪圖；

圖16至圖18是表示關于本發明的實施例2的電熔絲的切斷處理之前和之后的熔斷電流的繪圖；以及

圖19和圖20是關于本發明的實施例3的電熔絲的橫截面圖。

具體實施方式

(實施例1)