[發(fā)明專利]延遲電路有效
| 申請?zhí)枺?/td> | 200710136004.2 | 申請日： | 2007-07-10 |
| 公開（公告）號： | CN101345518A | 公開（公告）日： | 2009-01-14 |
| 發(fā)明（設(shè)計）人： | 鄭文昌 | 申請（專利權(quán)）人： | 南亞科技股份有限公司 |
| 主分類號： | H03K5/13 | 分類號： | H03K5/13 |
| 代理公司： | 隆天國際知識產(chǎn)權(quán)代理有限公司 | 代理人： | 陳晨 |
| 地址： | 中國臺*** | 國省代碼： | 中國臺灣;71 |
| 權(quán)利要求書： | 查看更多 | 說明書： | 查看更多 |
| 摘要： | |||
| 搜索關(guān)鍵詞： | 延遲 電路 | ||
1.一種延遲電路，用以分別調(diào)整輸入信號的上升沿和下降沿的延遲時間，包括：
第一延遲線，接收第一輸入信號并延遲上述第一輸入信號第一延遲時間以輸出第一延遲輸出信號；
第二延遲線，接收上述第一輸入信號并延遲上述第一輸入信號第二延遲時間以輸出第二延遲輸出信號；
控制電路，根據(jù)上述第一輸入信號以輸出控制信號；
第一邏輯電路，接收上述第一延遲輸出信號，根據(jù)上述控制信號輸出第一輸出信號；以及
第二邏輯電路，接收上述第二延遲輸出信號，根據(jù)上述控制信號輸出第二輸出信號，
其中上述第一邏輯電路和上述第二邏輯電路不會同時輸出上述第一輸出信號和上述第二輸出信號。
2.如權(quán)利要求1所述的延遲電路，其中當(dāng)上述第一輸入信號為低電位時，上述第一邏輯電路根據(jù)上述控制信號導(dǎo)通以輸出上述第一輸出信號，當(dāng)上述第一輸入信號為高電位時，上述第二邏輯電路根據(jù)上述控制信號導(dǎo)通以輸出上述第二輸出信號。
3.如權(quán)利要求1所述的延遲電路，其中上述第一延遲時間和上述第二延遲時間的長度不同。
4.如權(quán)利要求1所述的延遲電路，還包括：
反相電路，反相上述輸入信號以產(chǎn)生上述第一輸入信號；
第一反相電路，反相上述第一輸出信號或上述第二輸出信號以輸出反相輸出信號；以及
第二反相電路，反相上述反相輸出信號以輸出輸出信號。
5.如權(quán)利要求1所述的延遲電路，其中上述控制電路為第三反相電路。
6.如權(quán)利要求1所述的延遲電路，其中上述第一邏輯電路為第一反相器，當(dāng)上述第一輸入信號為低電位時，上述第一反相器反相上述第一延遲輸出信號以輸出上述第一輸出信號。
7.如權(quán)利要求1所述的延遲電路，其中上述第二邏輯電路為第二反相器，當(dāng)上述第一輸入信號為高電位時，上述第二反相器反相上述第二延遲輸出信號以輸出上述第二輸出信號。
8.一種延遲電路，用以分別調(diào)整輸入信號的上升沿和下降沿的延遲時間，包括：
反相電路，反相上述輸入信號以產(chǎn)生第一輸入信號；
第一延遲線，接收上述第一輸入信號并延遲上述第一輸入信號第一延遲時間以輸出第一延遲輸出信號；
第二延遲線，接收上述第一輸入信號并延遲上述第一輸入信號第二延遲時間以輸出第二延遲輸出信號；
控制電路，根據(jù)上述第一輸入信號以輸出控制信號；
第一邏輯電路，接收上述第一延遲輸出信號，根據(jù)上述控制信號輸出第一輸出信號；
第二邏輯電路，接收上述第二延遲輸出信號，根據(jù)上述控制信號輸出第二輸出信號，
第一反相電路，反相上述第一輸出信號或上述第二輸出信號以輸出反相輸出信號；以及
第二反相電路，反相上述反相輸出信號以輸出輸出信號，
其中上述第一邏輯電路和上述第二邏輯電路不會同時輸出上述第一輸出信號和上述第二輸出信號，上述第一延遲時間和上述第二延遲時間的延遲長度不同。
9.如權(quán)利要求8所述的延遲電路，其中當(dāng)上述第一輸入信號為低電位時，上述第一邏輯電路根據(jù)上述控制信號導(dǎo)通以輸出上述第一輸出信號，當(dāng)上述第一輸入信號為高電位時，上述第二邏輯電路根據(jù)上述控制信號導(dǎo)通以輸出上述第二輸出信號。
10.如權(quán)利要求8所述的延遲電路，其中上述控制電路為第三反相電路。
11.如權(quán)利要求8所述的延遲電路，其中上述第一邏輯電路為第一反相器，當(dāng)上述第一輸入信號為低電位時，上述第一反相器反相上述第一延遲輸出信號以輸出上述第一輸出信號。
12.如權(quán)利要求8所述的延遲電路，其中上述第二邏輯電路為第二反相器，當(dāng)上述第一輸入信號為高電位時，上述第二反相器反相上述第二延遲輸出信號以輸出上述第二輸出信號。
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