[發(fā)明專利]RRU網(wǎng)絡(luò)中HDLC數(shù)據(jù)下行、上行的方法及通訊裝置

有效

• 申請?zhí)枺?/td>: 200710123938.2
• 申請日: 2007-10-16
• 公開（公告）號: CN101146102A
• 公開（公告）日: 2008-03-19
• 發(fā)明（設(shè)計(jì)）人: 張明生;諶璟
• 申請（專利權(quán)）人: 深圳國人通信有限公司
• 主分類號: H04L29/06
• 分類號: H04L29/06;H04L12/56
• 代理公司: 廣州華進(jìn)聯(lián)合專利商標(biāo)代理有限公司
• 代理人: 鄭小粵

1.一種RRU網(wǎng)絡(luò)中HDLC數(shù)據(jù)下行的方法，其特征在于，包括：

FPGA接收數(shù)據(jù)幀，判斷所述數(shù)據(jù)幀含有有效數(shù)據(jù)后，根據(jù)所述數(shù)據(jù)幀的地址信息檢測該數(shù)據(jù)幀是本級數(shù)據(jù)或是后級數(shù)據(jù)；

如果是本級數(shù)據(jù)，則進(jìn)行譯碼和CRC校驗(yàn)，并存入緩存單元，通知CPU讀取緩存單元中的本級數(shù)據(jù)；

如果是后級數(shù)據(jù)，則發(fā)送至后級RRU。

2.根據(jù)權(quán)利要求1所述的RRU網(wǎng)絡(luò)中HDLC數(shù)據(jù)下行的方法，其特征在于，所述檢測過程具體為：

對所述接收的數(shù)據(jù)幀進(jìn)行譯碼，提取該數(shù)據(jù)幀的地址信息并與本級RRU的地址進(jìn)行比較，如果地址一致則該數(shù)據(jù)幀是本級數(shù)據(jù)，否則是后級數(shù)據(jù)。

3.根據(jù)權(quán)利要求2所述的RRU網(wǎng)絡(luò)中HDLC數(shù)據(jù)下行的方法，其特征在于，所述檢測為本級數(shù)據(jù)之后，具體包括：

對本級數(shù)據(jù)進(jìn)行地址檢測過程的時(shí)延補(bǔ)償；

對時(shí)延補(bǔ)償后的數(shù)據(jù)進(jìn)行串/并轉(zhuǎn)換、CRC檢驗(yàn)、插入設(shè)定的幀頭和幀尾，存入緩存單元；

發(fā)送中斷信號通知CPU讀取所述緩存單元的數(shù)據(jù)。

4.根據(jù)權(quán)利要求3所述的RRU網(wǎng)絡(luò)中HDLC數(shù)據(jù)下行的方法，其特征在于：

在所述插入幀頭和幀尾的過程中，如果所述數(shù)據(jù)中的序列與插入的幀頭或幀尾中含有的序列相同，則在該數(shù)據(jù)的序列后插入識(shí)別序列；

CPU響應(yīng)中斷讀取上述數(shù)據(jù)時(shí)，將插入的識(shí)別序列刪除。

5.根據(jù)權(quán)利要求3所述的RRU網(wǎng)絡(luò)中HDLC數(shù)據(jù)下行的方法，其特征在于，所述發(fā)送中斷信號的條件為：

當(dāng)所述緩存單元中存儲(chǔ)的數(shù)據(jù)個(gè)數(shù)大于設(shè)定的門限值時(shí)，發(fā)送中斷信號，CPU響應(yīng)中斷后讀取數(shù)據(jù)；或，

當(dāng)距離上次中斷的時(shí)間大于設(shè)定的門限值時(shí)，發(fā)送中斷信號，CPU響應(yīng)中斷后讀取數(shù)據(jù)。

6.根據(jù)權(quán)利要求2所述的RRU網(wǎng)絡(luò)中HDLC數(shù)據(jù)下行的方法，其特征在于，所述檢測為后級數(shù)據(jù)，發(fā)送至后級RRU的具體過程包括：

對后級數(shù)據(jù)進(jìn)行譯碼和地址檢測過程的時(shí)延補(bǔ)償，當(dāng)檢測為后級數(shù)據(jù)時(shí)發(fā)送至后級RRU，否則發(fā)送序列發(fā)生器生成的標(biāo)志序列至后級RRU。

7.一種RRU網(wǎng)絡(luò)中HDLC數(shù)據(jù)上行的方法，其特征在于，包括：

FPGA產(chǎn)生寫允許信號，CPU查詢該信號有效后向所述FPGA的第一緩存單元寫入數(shù)據(jù)幀，F(xiàn)PGA進(jìn)行CRC檢驗(yàn)、并/串轉(zhuǎn)換、編碼，存入第二緩存單元；

接收后級RRU發(fā)生的數(shù)據(jù)幀進(jìn)行凈荷提取，存入第三緩存單元；

序列產(chǎn)生器生成數(shù)據(jù)幀的標(biāo)志序列；

通過上行鏈路發(fā)送所述第二緩存單元的本級數(shù)據(jù)、第三緩存單元的后級數(shù)據(jù)或序列產(chǎn)生器的標(biāo)志序列。

8.根據(jù)權(quán)利要求7所述的RRU網(wǎng)絡(luò)中HDLC數(shù)據(jù)上行的方法，其特征在于，所述寫入數(shù)據(jù)幀的具體過程為：

所述第一緩存單元和第二緩存單元的容量根據(jù)數(shù)據(jù)幀的最大長度設(shè)計(jì)，CPU一次性將數(shù)據(jù)幀寫入第一緩存單元。

9.根據(jù)權(quán)利要求7所述的RRU網(wǎng)絡(luò)中HDLC數(shù)據(jù)上行的方法，其特征在于，所述發(fā)送的具體過程為：?

發(fā)送所述第三緩存單元的后級數(shù)據(jù)之后，發(fā)送第二緩存單元的本級數(shù)據(jù)，當(dāng)?shù)诙彺鎲卧偷谌彺鎲卧獰o數(shù)據(jù)時(shí)，發(fā)送序列產(chǎn)生器的標(biāo)志序列。

10.一種RRU網(wǎng)絡(luò)中HDLC數(shù)據(jù)下行的通訊裝置，其特征在于，該裝置采用FPGA進(jìn)行設(shè)計(jì)，包括：

地址檢測單元，用于將接收的數(shù)據(jù)幀的地址信息與本級RRU的地址進(jìn)行比較，檢測該數(shù)據(jù)幀是本級數(shù)據(jù)或是后級數(shù)據(jù)；

本級數(shù)據(jù)下行單元，用于對本級數(shù)據(jù)進(jìn)行譯碼和CRC校驗(yàn)，并存入緩存單元，通知CPU讀取緩存單元中的本級數(shù)據(jù)；

后級數(shù)據(jù)下行單元，用于將后級數(shù)據(jù)發(fā)送至后級RRU。

11.根據(jù)權(quán)利要求10所述的RRU網(wǎng)絡(luò)中HDLC數(shù)據(jù)下行的通訊裝置，其特征在于，所述本級數(shù)據(jù)下行單元包括：

譯碼單元，用于對本級數(shù)據(jù)進(jìn)行譯碼；

本級時(shí)延單元，用于對譯碼后的本級數(shù)據(jù)進(jìn)行地址檢測過程的時(shí)延補(bǔ)償；

打包單元，用于對對時(shí)延補(bǔ)償后的數(shù)據(jù)進(jìn)行串/并轉(zhuǎn)換、CRC檢驗(yàn)、插入設(shè)定的幀頭和幀尾；

緩存單元，用于存儲(chǔ)所述打包單元發(fā)送的數(shù)據(jù)；

中斷單元，用于向CPU發(fā)送中斷信號，通知CPU讀取所述緩存單元的數(shù)據(jù)。