[發(fā)明專利]NAND快閃存儲器件與改善NAND快閃存儲器件中單元特性的方法

無效

• 申請?zhí)枺?/td>: 200710123246.8
• 申請日: 2007-07-02
• 公開（公告）號: CN101231886A
• 公開（公告）日: 2008-07-30
• 發(fā)明（設(shè)計(jì)）人: 孫之蕙;鄭畯燮;金德柱
• 申請（專利權(quán)）人: 海力士半導(dǎo)體有限公司
• 主分類號: G11C16/06
• 分類號: G11C16/06;G11C16/08;G11C16/10
• 代理公司: 北京集佳知識產(chǎn)權(quán)代理有限公司
• 代理人: 楊生平;楊紅梅

1.一種非易失性存儲器件，包括：

存儲單元陣列，其具有多個(gè)存儲單元；

頁面緩沖器，其配置成將數(shù)據(jù)編程至選擇的存儲單元或從所述選擇的存儲單元讀取數(shù)據(jù)；以及

單元特性檢測電路，其耦接至所述頁面緩沖器的感測節(jié)點(diǎn)，并配置成使用所述選擇的存儲單元的讀取電壓與編程電壓、根據(jù)所述存儲單元的分布狀態(tài)而輸出控制信號，

其中，根據(jù)從所述單元特性驗(yàn)證電路輸出的控制信號、通過使用對應(yīng)于編程驗(yàn)證電壓的編程電壓來對所述選擇的存儲單元進(jìn)行編程。

2.如權(quán)利要求1的存儲器件，其中，所述單元特性驗(yàn)證電路根據(jù)所述存儲單元的電平狀態(tài)、通過使用所述讀取電壓與所述編程驗(yàn)證電壓來確定所述存儲單元是否已被適當(dāng)?shù)鼐幊蹋龃鎯ζ骷€包括：

X解碼器，配置成根據(jù)輸入地址來選擇所述存儲單元陣列的字線；以及

Y解碼器，配置成提供一路徑，用以將數(shù)據(jù)輸入所述選擇的存儲單元，或從所述選擇的存儲單元輸出數(shù)據(jù)，或二者。

3.如權(quán)利要求1的存儲器件，其中，所述單元特性檢測電路配置成周期性地操作。

4.如權(quán)利要求1的存儲器件，其中，所述單元特性檢測電路在所述存儲器件已被烘焙后操作，其中，所述存儲器件為NAND快閃存儲器件。

5.如權(quán)利要求1的存儲器件，其中，所述單元特性檢測電路包括：

第一晶體管，配置成通過使用所述讀取電壓而從所述感測節(jié)點(diǎn)讀取數(shù)據(jù)；

第二晶體管，配置成根據(jù)所述編程驗(yàn)證電壓而從所述感測節(jié)點(diǎn)讀取數(shù)據(jù)；以及

鎖存器電路，配置成根據(jù)耦接至所述感測節(jié)點(diǎn)的存儲單元中的數(shù)據(jù)狀態(tài)而執(zhí)行鎖存操作，所述鎖存操作使用所述第一晶體管和所述第二晶體管來執(zhí)行，

其中，所述存儲器件為NAND快閃存儲器件。

6.如權(quán)利要求5的存儲器件，其中，所述鎖存器電路包括耦接在第一節(jié)點(diǎn)與第二節(jié)點(diǎn)之間的第一反相器和第二反相器，其中，第二節(jié)點(diǎn)的電壓電平作為所述控制信號而輸出。

7.如權(quán)利要求6的存儲器件，其中，所述第一晶體管提供在第一節(jié)點(diǎn)與第三節(jié)點(diǎn)之間，并且所述第二晶體管提供在第二節(jié)點(diǎn)與第三節(jié)點(diǎn)之間，并且

其中，所述單元特性檢測電路還包括第三晶體管，其耦接在第三節(jié)點(diǎn)與地之間，并配置成根據(jù)感測節(jié)點(diǎn)的電壓電平而操作。

8.如權(quán)利要求1的存儲器件，其中，根據(jù)所述單元特性驗(yàn)證電路所輸出的控制信號，如果對應(yīng)的存儲單元基于讀取電壓是已編程且基于編程驗(yàn)證電壓是未編程，則對所述對應(yīng)的存儲單元進(jìn)行再次編程。

9.一種NAND快閃存儲器件，包括：

存儲單元陣列，具有多個(gè)存儲單元；以及

頁面緩沖器，具有第一鎖存器部與第二鎖存器部，用以響應(yīng)于讀取控制信號而對感測節(jié)點(diǎn)的電壓進(jìn)行感測，儲存并輸出感測數(shù)據(jù)或儲存輸入數(shù)據(jù)并經(jīng)由感測節(jié)點(diǎn)輸出所述儲存數(shù)據(jù)，以及根據(jù)所述控制信號來確定單元的編程狀態(tài)；

其中，所述頁面緩沖器的最高有效位寄存器或最低有效位寄存器根據(jù)單元刷新命令來檢測所述單元的特性，并根據(jù)檢測結(jié)果來輸出信號。

10.如權(quán)利要求9的NAND快閃存儲器件，其中，所述第一鎖存器部或第二鎖存器部包括：

鎖存器電路，耦接在第一節(jié)點(diǎn)與第二節(jié)點(diǎn)之間；

第一晶體管，提供在第一節(jié)點(diǎn)與第三節(jié)點(diǎn)之間，并配置成根據(jù)讀取電壓來讀取耦接至所述感測節(jié)點(diǎn)的數(shù)據(jù)；

第二晶體管，提供在第二節(jié)點(diǎn)與第三節(jié)點(diǎn)之間，并配置成根據(jù)編程驗(yàn)證電壓來從所述感測節(jié)點(diǎn)讀取數(shù)據(jù)；

第三晶體管，提供在第三節(jié)點(diǎn)與接地電壓之間，并配置成根據(jù)所述感測節(jié)點(diǎn)的電壓電平而操作；以及

第四晶體管，配置成根據(jù)第二節(jié)點(diǎn)的電壓電平來輸出單元特性檢測信號。

11.如權(quán)利要求10的NAND快閃存儲器件，其中，所述第一鎖存器部還包括：

數(shù)據(jù)輸入電路，耦接至第一節(jié)點(diǎn)與第二節(jié)點(diǎn)，并配置成執(zhí)行關(guān)于輸入數(shù)據(jù)的操作；以及

輸出電路，配置成將儲存于所述鎖存器電路中的數(shù)據(jù)輸出至所述感測節(jié)點(diǎn)。

12.如權(quán)利要求10的NAND快閃存儲器件，其中，所述第二鎖存器部還包括：

輸出電路，配置成將儲存于所述鎖存器電路中的數(shù)據(jù)輸出至所述感測節(jié)點(diǎn)。