[發明專利]非易失存儲器設備

有效

• 申請號: 200710108258.3
• 申請日: 2007-06-07
• 公開（公告）號: CN101086897A
• 公開（公告）日: 2007-12-12
• 發明（設計）人: D·S·宋;J·帕克;J·穆拉蒂
• 申請（專利權）人: 意法半導體股份有限公司;意法半導體亞太私人有限公司;海力士半導體有限公司
• 主分類號: G11C16/06
• 分類號: G11C16/06
• 代理公司: 中國專利代理(香港)有限公司
• 代理人: 王慶海;陳景峻

技術領域

本發明總的涉及存儲器設備，特別是對噪聲相對不敏感的FLASH存 儲器的頁緩沖器。

背景技術

非易失存儲器設備包括稱為“頁緩沖器”的電路，用于處理將要被 編程進存儲器中和從該存儲器讀出的數據信息。該電路在存儲器陣列單 元被擦除時也起到關鍵性作用。

如果非易失存儲器信息被逐頁訪問，則存在用于頁的每一個單元的 頁緩沖器。

頁緩沖器的典型結構如圖1所示。箭頭示出了從存儲器單元讀取表 示比特的信號路徑。

在讀取操作中，頁緩沖器執行以下操作：

a)它檢測存儲器單元的編程或者擦除狀態；

b)在檢測操作的結尾處，它的輸出提供了反映被讀取單元的狀態的 數字信息(例如，如果被讀取單元被擦除，則為“1”，或者如果被讀取 單元被編程，則為“0”)；

c)被讀取的單元的狀態被存儲到頁緩沖器中的鎖存器里(主鎖存 器)，因此它能夠在后面被檢索并且在讀取算法完成之后被讀取。

頁緩沖器首先通過激活MRST而被復位(階段1)；然后通過源極線 SO讀取單元狀態(階段2)，當信號MLCH以脈沖發出時，單元狀態被保 存在“主鎖存器”里。最后(階段3)，在主鎖存器中保存的數據(在節 點QB_d上的電壓)被傳送到非易失存儲器的IO緩沖器。

在編程操作中，頁緩沖器基本上執行下面的三個步驟：

1)模式存儲；

2)模式傳送；

3)編程模式；

在執行了編程操作之后，執行編程檢驗操作。

圖2示出了在典型頁緩沖器中的模式存儲操作。將要被編程的數字 信息被存儲到所謂的“緩存鎖存器”中。

首先，通過激活信號CSET，將緩存鎖存器設置為“1”(階段1)。如 果要被編程的數據是“0”，則通過確定信號nDI(階段2)來翻轉緩存鎖 存器(也就是反轉其邏輯內容)；或者如果要被編程的數據是“1”，則不 用確定信號nDI，并且也不用翻轉緩存鎖存器。實際上，確定信號nDI 意味著在存儲器單元中編程“0”。

圖3示出了在相同的典型頁緩沖器中的模式傳送操作。該操作的目 的是將緩存鎖存器中存儲的數據傳送到主鎖存器中。

首先，通過脈沖發送MRST信號，使主鎖存器復位(階段3)；接著， 通過激活PDUMP信號，將來自緩存鎖存器的信息傳送到SO節點處(階段 4)，并且通過脈沖發送MLCH將其保存在主鎖存器中。在該階段的結尾處， 如果存儲器單元沒有被編程(也就是“1”將被寫入到存儲器陣列的單元 中)，則節點QB_d(也就是保存在主鎖存器中的比特)被設置為“1”； 或者如果存儲器單元被編程，則節點QB_d被設置為“0”。

一旦將要被寫入的比特傳送到主鎖存器中，則保存在緩存鎖存器中 的信息不再與編程操作相關；因此，將要在不同頁的單元中編程的新數 據被保存在緩存鎖存器中，因此允許非易失存儲器“緩存”兩個連續編 程操作。

正如當前現有技術中所知的，在頁緩沖器中的“緩存”數據插入很 大程度地改善了非易失存儲器的編程吞吐量，這是因為執行將要被寫入 到頁(i+1)的單元中的數據插入的同時，執行對于頁(i)的編程算法。

圖4示出了在相同的典型頁緩沖器中的編程模式操作。當確定信號 PGM時觸發該編程模式操作(階段1)：具體而言，當比特“1”被編程時， 單元位線被強制為“1”(編程禁止)，同時當比特“0”被編程時，單元 位線接地。

圖5示出了FLASH?NAND存儲器設備的位線和相應的頁緩沖器。

在上述討論的三個步驟被執行之后，隨后的編程檢驗操作檢查數據 是否被正確地寫入到存儲器單元中。在失敗的情況中，以字線WL的增加 偏壓來重復先前的三個編程步驟。

當檢驗單元時，如果被選擇的單元被編程，這意味著該單元保存一 個“0”，該單元被關閉，電壓BLe保持為高，然后隨著MLCH脈沖，電壓 QB變為1。這使得信號nWDO浮置。

另一方面，如果“1”在選定的單元上被編程，QB被設置為1。當檢 驗該單元時，如果擦除該被選定的單元，也就是該單元保存了“1”，則 該單元開啟，電壓BLe切換為低并且它不影響該鎖存的電壓QB，因此電 壓QB的電平對應于1。這也使得信號nWDO浮置。