[發明專利]一種SOC芯片系統級驗證系統及方法

有效

• 申請號: 200710107658.2
• 申請日: 2007-05-23
• 公開（公告）號: CN101051332A
• 公開（公告）日: 2007-10-10
• 發明（設計）人: 蔣建平;林曉濤
• 申請（專利權）人: 中興通訊股份有限公司
• 主分類號: G06F17/50
• 分類號: G06F17/50
• 代理公司: 北京安信方達知識產權代理有限公司
• 代理人: 許志勇;顏濤

技術領域

本發明涉及集成電路設計技術領域，具體的說，涉及一種SOC(SystemOn?Trip，片上系統)芯片系統級驗證系統及方法。

背景技術

隨著微電子技術向納電子技術發展，芯片的集成度也越來越高，SOC芯片的設計和應用越來越普遍，但是相應的，其驗證和測試工作也越來越復雜。

在專用集成電路芯片設計，即ASIC(Application?Specific?IntegratedCircuit)的時代，設計一顆芯片需要完成代碼設計、功能驗證以及布局布線幾大主要步驟。代碼設計階段將芯片功能的文本描述轉化為一定的電路結構，驗證階段通過仿真等手段確定實現的電路結構是否存在疏漏，布局布線階段則將這個電路結構轉換成可供生產的硅片圖形。

由于在代碼設計階段需要對所實現產品的每一個功能細節都以晶體管組合的方式實現出來。對于一個含有上千萬個晶體管的設計來說，其復雜度可想而知。而這上千萬個晶體管一旦經過生產過程后，就無法再做任何改動，一旦其中有錯誤，將有可能直接導致整顆芯片無法工作。所以設計階段的功能驗證工作非常重要。工業界的實踐證明，一顆芯片在功能驗證上花費的時間是代碼設計階段時間的三倍還要多。

SoC設計所關注的焦點已經不再是某個新功能的設計實現，而是如何去評估、驗證和集成多個已經存在的設計模塊。SoC的設計方法是以功能組裝為基礎的全新流程。為了完成系統功能，SoC設計必須依賴已有的IP(Intellectual?Property)模塊。但是目前許多IP在設計之初都是針對特定的應用，因而很少考慮到要與外來電路搭配使用。如果SoC設計師希望利用這些IP，就必須投入力量來修改它們，同時還要考慮IP模塊的驗證問題。

SOC芯片一般由一個或多個處理器核、總線、存儲器和IP模塊等單元組成。其中IP模塊一般具有處理器總線接口，其RTL(寄存器傳輸級)驗證分為IP模塊級驗證和系統級驗證。IP模塊級驗證和ASIC(專用集成電路)芯片的驗證方法類似，可以利用硬件描述語言或高級驗證語言建立驗證平臺，實現IP模塊功能的驗證，整個驗證環境可以看成是純硬件的調試，因為IP模塊具有CPU總線接口。

在芯片的驗證和測試工作中，通過訪問芯片內部編址寄存器可以構建整個芯片的RTL驗證和測試環境。SOC芯片和普通ASIC芯片在結構上有很大差異。ASIC芯片的CPU總線接口是芯片的管腳，可以通過CPU接口實現對芯片內部編址寄存器的訪問，從而實現對芯片功能和使用模式的配置。SOC芯片內嵌了一個或多個處理器核，處理器核實現對芯片內部的編址寄存器訪問，從而實現對芯片功能和使用模式的配置，但是芯片的管腳一般沒有CPU總線接口，因此不能直接通過管腳實現對芯片內部編址寄存器的訪問?？梢钥闯?，由于內部編址寄存器的訪問方式不同，SOC芯片和ASIC芯片的驗證方法有很大差別。

在SoC芯片系統級驗證中，幾乎都要用到微處理器以及專門的軟件和硬件。軟件和硬件之間是密切相關的，但在系統實現之前，軟硬件之間的相互作用通常是很難精確測出的，一些設計錯誤也不會明顯表現出來。為了解決這一問題，必須采用軟件硬件協同驗證技術。

一般通過軟硬件協同仿真工具建立軟硬件協同仿真驗證平臺實現SOC芯片的系統級驗證，在這個驗證平臺中包含了軟件平臺和硬件平臺，軟件平臺主要實現對系統處理器的配置和對芯片內部編址寄存器的訪問，軟件平臺可以通過軟件編程語言(C語言)編程實現。硬件平臺實現對芯片管腳信號的監測、數據反饋和驗證結果分析，硬件平臺可以通過硬件描述語言或高級驗證語言等編程實現。通過芯片的特殊管腳，可以實現軟件平臺和硬件平臺配置、進程的相互控制，最終實現芯片的系統級驗證和測試。

可以看出，在SOC芯片的系統級驗證過程中，通過芯片的特殊管腳實現軟件平臺和硬件平臺的相互控制是必不可少的，在具體芯片中，這些特殊的芯片管腳是一些常見的接口，例如UART(通用異步接收器)接口、特殊總線接口等。