[發明專利]集成電路的內連線結構

有效

• 申請號: 200710103713.0
• 申請日: 2007-05-16
• 公開（公告）號: CN101083248A
• 公開（公告）日: 2007-12-05
• 發明（設計）人: 余振華;葉名世
• 申請（專利權）人: 臺灣積體電路制造股份有限公司
• 主分類號: H01L23/522
• 分類號: H01L23/522
• 代理公司: 北京林達劉知識產權代理事務所
• 代理人: 劉新宇

技術領域

本發明有關于集成電路中內連線結構(interconnectionstructure)的形成，且特別是有關于金屬化層中的金屬線布局及連接插塞(connecting?vias)。

背景技術

現今的集成電路是由百萬計的有源與無源元件所組成，例如晶體管與電容器。這些元件通過內連線形成功能性電路(functional?circuits)。典型的內連線結構包括橫向連結，例如金屬線(線路)，以及垂直連結，例如，插塞與接點(contacts)。內連線結構的品質會影響電路的表現及可靠度。

圖1是一常見的內連線結構的剖面示意圖。金屬線104與106用來耦接有源元件(未顯示)，其一般是由銅、鋁或上述合金所組成。介電層108電性隔離一上金屬化層及一下金屬化層，并通過金屬插塞110與112電性連結金屬線104與106。

上金屬化層包括金屬線104與106，其于上金屬化層的間距P為金屬線寬度W與線距S的總和。通常金屬插塞110與112的寬度R約為0.45P至0.5P之間、而線距S是約0.4P至0.5P之間，線寬W在約0.5P與0.6P之間。因此于一典型的內連線設計中，線距S是約為間距P的一半或略小。

然而圖1的內連線結構具有缺點。當后段制程(BEOL)設計規則需要減少間距P時，線距S會變成非常小，這導致于內連線104與106間的寄生電容變高。于是集成電路的阻容延遲(RCdelay)增加。此外，金屬線間的線距S越小，漏電流(leakage)可能越大。

由Viet?H.Nguyen等人在“An?Analysis?of?the?Effect?of?WireResistance?on?Circuit?Level?Performance?at?the?45-nmTechnology?Node”的文章已指出，寄生電容對阻容延遲的影響比線阻大得多，對大多數具有一小于約1000μm，特別是小于約500μm內連線長度的隨機邏輯電路(random?logic?circuits)而言。而當內連線比約1000μm長時，線阻開始主導阻容延遲。

進一步的研究已顯示出，于低后段制程的產品，例如通信芯片(communication?chip)，約70％到80％的內連線長度為500μm或是更短。因此通過降低寄生電容，可顯著降低約70％到80％的內連線阻容延遲。

降低寄生電容的一個方法為減少金屬間介電層108的介電常數。然而，金屬間介電層108的k值已經降低到現今技術容許的程度。此外，降低金屬間介電層108的k值會伴隨著較低機械性質且元件可靠度容易被制程化學影響等問題。

因此業界亟需新的內連線結構設計，以便降低阻容延遲與漏電流，且不影響集成電路的其他性能。

發明內容

本發明所述的集成電路的內連線結構包括一第一導線于一第一介電層中、一第二介電層于第一介電層的與第一導線之上，以及一雙鑲嵌結構于第二介電層中。雙鑲嵌結構包括一第二導線以及一插塞，插塞位于第一導線與第二導線之間且連接第一導線及第二導線，其中第二導線包括一第一部分直接位于插塞之上且與插塞連接，以及一第二部分其下方不具有插塞。該第二部分具有一第二寬度，其小于該第一部分的第一寬度，且該第一寬度小于該插塞的寬度。

本發明所述的集成電路的內連線結構，該第二寬度為該第一寬度的約65％至95％之間。

本發明所述的集成電路的內連線結構，該第二寬度與第一導線的寬度至少其中之一是插塞寬度的約65％至95％之間。

本發明所述的集成電路的內連線結構，第一導線及/或第二導線的厚度不小于該插塞的高度。

此外，本發明所述的集成電路的內連線結構可更包括一第三導線位于與該第二導線相同金屬化層中，其中該第二導線與該第三導線平行且具有一間隔，以及其中該第二寬度小于該間隔較佳，更好的是其為該間隔的約70％至95％之間。

本發明所述的集成電路的內連線結構，該第一導線的寬度為該線距的約70％至95％之間。