[發明專利]半導體存儲器件

無效

• 申請號: 200710102913.4
• 申請日: 2007-05-11
• 公開（公告）號: CN101071629A
• 公開（公告）日: 2007-11-14
• 發明（設計）人: 森下玄;有本和民
• 申請（專利權）人: 株式會社瑞薩科技
• 主分類號: G11C11/401
• 分類號: G11C11/401;G11C11/4063;G11C11/4091;H01L27/105
• 代理公司: 中國專利代理(香港)有限公司
• 代理人: 浦柏明;劉宗杰

技術領域

本發明涉及可隨機存取的半導體存儲器件，更特定地說，涉及使用包括具有存儲節點的晶體管而構成的存儲單元的技術。

背景技術

作為高密度的半導體存儲器件，由堆垛型(stacked)或溝槽型的存儲器電容器和開關用的晶體管構成的DRAM(Dynamic?RandomAccess?Memory：動態隨機存取存儲器)是主流，但由于存儲器電容器的微細化困難，所以正迎來按比例縮小的界限。在這種情況下，提出了用晶體管本身作為電容器元件的存儲單元來代替包括DRAM之類的存儲器電容器的結構。

作為這樣的新存儲單元之中有希望的存儲單元，提出了雙晶體管RAM(TTRAM：Twin?Transistor?Random?Access?Memory(雙晶體管隨機存取存儲器))。例如，在T.Gyohten等人，“A?CapacitorlessTwin-Transistor?Random?Access?Memory(TTRAM)on?SOI”，THEINSTITUTE?OF?ELECTRONICS，INFORMATION?ANDCOMMUNICATION?ENGINEERS，IEICE?Technical?Report，vol.105，No.349，pp.107-112，October?20，2005中，公開了將電荷積累在SOI(Silicon?On?Insulate：絕緣體上的硅)晶體管的浮置體區(bodyregion)中以存儲數據的無電容器雙晶體管RAM。

另外，在特開2005-302077號公報中，公開了包括通過將電荷積累到在電浮置狀態的浮置體區中或從該區釋出從而存儲數據的存儲單元(FBC：Floating?Body?Cell(浮置體單元))的半導體存儲器件。

在用上述那樣的晶體管本身作為電容器元件那樣的存儲單元中，讀出電流流過積累電荷的存儲節點附近，并且也發生了經過存儲節點跟與之鄰接的源極區或漏極區的結面的電流漏泄等。因此，存在存儲數據抗來自與存儲單元電連接的控制線等的動態噪聲的保持性能降低的問題。

發明內容

因此，本發明就是為了解決這一問題而進行的，第1目的在于，提供一種使數據讀出時的存儲數據的保持性能提高的半導體存儲器件。另外，第2目的在于，提供一種使不執行存儲器存取期間的存儲數據的保持性能提高的半導體存儲器件。

本發明第1方面的半導體存儲器件具備：多個存儲單元，被配置成矩陣狀；位線，與配置有多個存儲單元的各列對應地設置；讀出放大電路(sense?amplifier?circuit)，與由位線構成的位線對的各對對應地設置；以及控制電路。而且，各存儲單元包括：存儲晶體管(storagetransistor)，具有用于積累與數據對應的電荷量的存儲節點；以及存取晶體管(access?transistor)，與存儲晶體管串聯連接，而且，各存儲單元被構成為連接在對應的位線與源極線之間，根據積累于存儲節點的電荷量，改變流過該位線的電流值。另外，讀出放大電路在根據從存儲單元流到對應的位線的電流值而讀出該存儲單元的數據后，將與讀出數據對應的電壓值提供給該位線對。而且，控制電路進行控制，使得在讀出對象的存儲單元的存儲晶體管被激活的狀態下，由與該存儲單元對應的讀出放大電路進行讀出工作，接著，使得進行該讀出數據對該存儲單元的再寫入。

本發明第2方面的半導體存儲器件包括：多個存儲單元，被配置成矩陣狀；位線，與配置有多個存儲單元的各列對應地設置；源極線，用于將規定電位提供給多個存儲單元的每一個；以及控制電路。而且，各存儲單元包括具有用于積累與數據對應的電荷量的存儲節點的存儲晶體管。另外，存儲晶體管包括：溝道形成區；第1和第2雜質擴散區，夾持溝道形成區而對置；以及柵電極，接近溝道形成區而配置，存儲節點被形成為在配置有柵電極的一側的相反側與溝道形成區相接，源極線與第1雜質擴散區電連接。此外，控制電路被構成為可執行降低存儲節點與第1雜質擴散區的電位差的數據保持模式。

按照該第1方面，可實現使數據讀出時的存儲數據的保持性能提高的半導體存儲器件。另外，按照該第2方面，可實現使不執行存儲器存取期間的存儲數據的保持性能提高的半導體存儲器件。

本發明的上述和其它的目的、特征、方面和優點可從結合附圖而得到理解的涉及本發明的下面的詳細說明中變得清楚。

附圖說明

圖1是本發明的實施方式1的半導體存儲器件的概略結構圖。

圖2是表示半導體存儲器件的存儲器陣列和讀出放大器的主要部分的概略結構圖。

圖3是表示存儲單元的等效電路的圖。

圖4是存儲單元的概略剖面圖。