[發明專利]用于數據接口的寫入側校準

有效

• 申請號: 200710102612.1
• 申請日: 2007-04-23
• 公開（公告）號: CN101089990A
• 公開（公告）日: 2007-12-19
• 發明（設計）人: Y·鐘;C·孫;J·黃;M·H·M·丘
• 申請（專利權）人: 奧特拉股份有限公司
• 主分類號: G11C7/22
• 分類號: G11C7/22
• 代理公司: 上海專利商標事務所有限公司
• 代理人: 陳煒

相關申請的交叉參考?

本申請要求由Yan?Chong等人于2006年4月21日提交的題為“Write-Side?Calibration”的美國臨時專利申請No.60/793864(代理案卷號15114-083200US)的優先權，其公開全文合并在此作為參考。?

本申請涉及由Yan?Chong等人于2006年4月21日提交的題為“A?Read?Side?Calibration?Scheme?to?Improve?Read?Timing?Margin?for?External?Memory?Interface?Applications?in?FPGA?Devices”的美國臨時專利申請第60/793838號(代理案卷號15114-083400US)；由Yan?Chong等人同時提交并共有的美國臨時專利申請“Read-Side?Calibration?for?Data?Interface”(代理案卷號15114-083410US)；由Xiaobao?Wang等人同時提交并共有的美國臨時專利申請“I/O?Duty?Cycle?and?Skew?Control”(代理案卷號15114-083220US)，為所有目的將它們合并在此作為參考。?

技術領域

本發明涉及高速數據接口，尤其涉及降低由高速數據接口提供的輸出之間的扭斜。?

背景技術

在過去幾年里對更高速數據接口的需求大幅增加，并且此種增加毫無降低之勢。例如，大量的數據必須從存儲器設備傳送至其他集成電路，以用于諸如音樂和視頻回放、圖像處理、圖形等的應用。這些所需應用中有許多涉及高級現場可編程門陣列(FPGA)，諸如由加利福尼亞圣何塞市的Altera公司研發的那些FPGA。?

已經研發出諸如雙倍數據速率(DDR)等的新型接口技術來支持這些數據速率。在DDR接口中，在選通或時鐘信號的每一邊沿(上升沿和下降沿)上讀取數據。用于DDR存儲器接口的輸出信號包括連同一組數據(DQ)信號一并發送的數據選通(DQS)信號，其中這些信號由第二接口上的接收器捕獲或接收。通常當數據正從FPGA發送時(即，數據正被寫入)，該DQS信號與數據信號中央對齊以確保對數據的準確接收。?

因為數據是在DQS信號的每一邊沿上讀取的，所以在這些接口處的定時余量大幅縮減。對于目標為800Mbs至1Gbs數據速率范圍的未來DDR存儲器設備而言，留給由存儲器控制器所引發的差錯的定時預算變得十分苛刻。這一要求給FPGA傳送電路帶來了沉重的負擔，并且這一負擔還會因為設備工作期間所在環境的影響而進一步加重。為改善這一寫入定時余量以及DQS信號與數據信號的中央對齊，降低信號間的扭斜變得很重要。?

因此，需要的是降低正在數據接口處傳送的信號之間的扭斜的電路、方法和裝置。例如，需要的是一種降低數據接口(諸如FPGA設備上的數據接口)處DQ和DQS信號之間扭斜的電路、方法和裝置。?

發明內容

因此，本發明的實施例提供降低正由數據接口提供或傳送的信號之間的扭斜的電路、方法和裝置。改變信號路徑延遲以使得由存儲器接口傳送的信號沿著上升和/或下降沿彼此校準或對齊。在一個方面，自校準電路通過確定每條輸出通道路徑內的一個或多個延遲來提供每條輸出通道的制造后扭斜調整。上升或下降沿可用于這一初始對齊。在另一方面，輸出信號的兩個邊沿可通過校準電路或外部電路或通過其他方法來獨立對齊。可以使用這些邊沿專用的延遲來實現邊沿對齊。?

根據一個示意性實施例，一種電路包括將第一測試信號發送給多條輸出通道的控制電路。每條通道都具有輸出定時設備，用于接收測試信號以及該輸出定時設備與輸出端衰減器(output?pad)之間的一個或多個延遲。一條通道還具有從該通道延遲中接收通道信號并將一信號輸出給上述控制電路的校準定時設備。觸發該輸出定時設備的時鐘信號由一個或多個時鐘延遲所延遲，并且所得的延遲時鐘信號觸發校準定時設備。經由來自控制電路的一個或多個延遲控制信號可以對通道延遲和時鐘延遲編程。?

對于每條輸出通道而言，控制電路通過確定校準定時設備處通道信號和時鐘信號之間的相對定時來執行扭斜調整，其中該相對定時基于校準定時設備的輸出。使用該相對定時信息，通過調整至少一個延遲(即，通道或時鐘延遲中的任一個)就能對齊第一通道信號的第一邊沿。?