[發明專利]一種跨異步時鐘域信號的同步裝置

有效

• 申請號: 200710099894.4
• 申請日: 2007-05-31
• 公開（公告）號: CN101056164B
• 公開（公告）日: 2011-04-27
• 發明（設計）人: 曹弋
• 申請（專利權）人: 北京中星微電子有限公司
• 主分類號: H04L7/00
• 分類號: H04L7/00;H04J3/16
• 代理公司: 北京德琦知識產權代理有限公司 11018
• 代理人: 王一斌;王琦

技術領域

本發明涉及信號同步控制技術，具體涉及一種跨異步時鐘域信號的同步裝置。?

背景技術

不同的時鐘域之間進行通信時需要進行信號同步處理。例如：時鐘域I中的信號要送到時鐘域II，那么在這個信號送到時鐘域II之前，要先經過時鐘域II的同步器同步后，才能進入時鐘域II。?

圖1為現有的跨異步時鐘域信號的同步裝置組成結構示意圖。如圖1所示，時鐘域2的同步裝置包括兩級D觸發器：D觸發器101和D觸發器102。這兩級D觸發器的時鐘端都連接時鐘域2的時鐘ClockII。來自時鐘域I的信號與D觸發器101的D端相連，D觸發器101的Q端與D觸發器102的D端相連。來自時鐘域I的信號經過兩級D觸發器的采樣，可以得到消除了亞穩態的、與ClockII同步的信號。這種兩級D觸發器構成的同步裝置通常用于同步位數很少的信號，比如控制信號或使能信號。?

上述方案可以解決一般性的跨異步時鐘域信號的同步問題，但是當ClockII慢于時鐘域I的時鐘ClockI時，兩次D觸發器的采樣都有可能無法采到該信號的正確變化。圖2為采用圖1示出的信號同步裝置進行信號同步的工作時序圖。如圖2所示，ClockI為時鐘域I的時鐘，ClockII為時鐘域II的時鐘，ClockII慢于ClockI。D1為D觸發器101的D端輸入信號，也就是來自時鐘域I的信號，Q1為D觸發器101的Q端輸出信號，Q2為D觸發器102的Q端輸出信號。t1時刻之后和t2時刻之前，D1信號發生了兩次跳變，即時鐘域I傳送來一個控制信號。但是D觸發器101在t1和t2兩次?Clo所述N為大于或等于所述第二時鐘與所述第一時鐘的時鐘周期之比的整數。?

所述寬度延展單元還可以具有如下組成結構，包括：M個觸發器以及一或?門，其中M為大于或等于1的整數；?

所述M個觸發器的時鐘端分別與所述第一時鐘相連；?

第1觸發器的輸入端與所述來自第一時鐘域的信號和所述或門的輸入端相連；?

所述寬度延展單元還可以具有如下組成結構，包括：M個觸發器以及一或?門，其中M為大于或等于1的整數；?

所述M個觸發器的時鐘端分別與所述第一時鐘相連；?

第1觸發器的輸入端與所述來自第一時鐘域的信號和所述或門的輸入端相連；?

當M等于1時，所述第1觸發器的正向輸出端與所述或門的輸入端相連；?

當M大于1時，第m-1觸發器的正向輸出端與第m觸發器的輸入端和所述或門的輸入端相連；m＝2、3...M；第M觸發器的正向輸出端與所述或門的輸入端相連；?

所述或門的輸出端與所述同步處理單元相連。?

所述M+1為大于或等于所述第二時鐘與所述第一時鐘的時鐘周期之比的整數。?

所述同步處理單元包括兩個觸發器；所述兩個觸發器的時鐘端分別與所述第二時鐘相連；?

第1觸發器的輸入端與所述寬度延展單元相連，正向輸出端與所述第2觸發器的輸入端相連；?

第2觸發器的正向輸出端輸出信號同步結果。?

為了得到單周期的同步信息，上述同步處理單元進一步包括第3觸發器和一與門；?

所述第3觸發器的輸入端與所述第2觸發器的正向輸出端和所述與門的輸入端相連，所述第3觸發器的負向輸出端與所述與門的輸入端相連；?

所述M個觸發器的時鐘端分別與所述第一時鐘相連；?

第1觸發器的輸入端與所述來自第一時鐘域的信號和所述或門的輸入端相連；?

當M等于1時，所述第1觸發器的正向輸出端與所述或門的輸入端相連；?

當M大于1時，第m-1觸發器的正向輸出端與第m觸發器的輸入端和所述或門的輸入端相連；m＝2、3...M；第M觸發器的正向輸出端與所述或門的輸入端相連；?

所述或門的輸出端與所述同步處理單元相連。?

所述M+1為大于或等于所述第二時鐘與所述第一時鐘的時鐘周期之比的整數。?

所述同步處理單元包括兩個觸發器；所述兩個觸發器的時鐘端分別與所述第二時鐘相連；?

所述第1觸發器的輸入端與所述寬度延展單元相連，正向輸出端與所述第2觸發器的輸入端相連；?

第2觸發器的正向輸出端輸出信號同步結果。?

為了得到單周期的同步信息，上述同步處理單元進一步包括第3觸發器和一與門；?

所述第3觸發器的輸入端與所述第2觸發器的正向輸出端和所述與門的輸入端相連，所述第3觸發器的負向輸出端與所述與門的輸入端相連；?

所述與門輸出信號同步結果。?