[發明專利]BiCMOS工藝中寄生垂直PNP及制備方法

無效

• 申請號: 200710094506.3
• 申請日: 2007-12-14
• 公開（公告）號: CN101459130A
• 公開（公告）日: 2009-06-17
• 發明（設計）人: 徐炯;周正良
• 申請（專利權）人: 上海華虹NEC電子有限公司
• 主分類號: H01L21/8228
• 分類號: H01L21/8228;H01L27/082
• 代理公司: 上海浦一知識產權代理有限公司
• 代理人: 丁紀鐵

技術領域

本發明涉及半導體制造領域的BiCMOS工藝，特別是涉及BiCMOS工藝中寄生垂直PNP管，以及BiCMOS工藝中寄生垂直PNP管的制備方法。

背景技術

BiCMOS技術是結合雙極性晶體管和CMOS這兩類半導體結構于一身的技術，它結合了這兩種技術的優點，不僅具有CMOS低能耗與高集成度的有點，還具備速度優勢。隨著半導體器件的規模越練越大，對大規模和超大規模集成電路的性能要求越練越高，對BiCMOS器件的要求也越練越高。

已有的BiCMOS工藝分別形成CMOS、垂直NPN管以及寄生的橫向PNP管，其工藝流程包括：埋入層和N型外延層生成、有源區形成、下沉連接層的形成、在CMOS區域形成N阱區、P阱區，然后進行CMOS閘極工藝等，再進行雙極性晶體管的生長工藝，包括基極多晶硅的形成，NPN管基極、發射極的形成工藝。其中生成的寄生橫向PNP管是通過基極多晶硅作為發射極，N型外延層作為基極，P阱離子注入層為集電極這三個主要步驟形成的。

可以看出，傳統的BiCMOS工藝包含了CMOS、垂直的NPN三極管、橫向的PNP三極管以及其他的一些電容，但是由于橫向的PNP管的基極寬度較寬，渡越時間較長，截至頻率較低。由于橫向PNP管對BiCMOS工藝的影響，使得該工藝不能滿足對芯片集成度要求越來越高的需要。

發明內容

本發明所要解決的技術問題是提供一種BiCMOS工藝中寄生垂直PNP管，為此本發明還提供BiCMOS工藝中寄生垂直PNP的制備方法。

為解決上述技術問題，本發明BiCMOS工藝中寄生垂直PNP的制備方法的技術方案是，包括以下步驟：第一步，在P型襯底上進行埋入層離子注入作為埋入層、N型外延生長以及形成有源區；第二步，下沉連接層離子注入，作為垂直PNP的基極引出區；第三步，進行CMOS的P阱隔離離子注入的同時也在垂直PNP區域打開進行注入，并由此形成垂直PNP集電極，該離子注入深度穿透場氧化層以及N型外延層；第四步，CMOS的N阱反擊穿離子注入，作為垂直PNP基極；第五步，對晶圓進行氧化退火處理形成一層二氧化硅膜，再生長基極多晶硅，并在垂直PNP區域注入硼作為P型的發射極；最后，通過刻蝕將非垂直PNP區域的基極多晶硅去掉。

作為本發明的進一步改進是，第三步中CMOS的P阱隔離離子注入中，注入離子為B，能量為400keV，注入深度在0.84μm至0.87μm之間。

作為本發明另一種進一步改進是，第四步中CMOS的N阱注入中，注入離子為P，注入能量為450keV，深度在0.6μm至0.64μm之間。

本發明BiCMOS工藝中寄生垂直PNP，以深度穿透了場氧化層以及N型外延層的CMOS的P阱隔離離子注入在垂直PNP區域的注入為集電極；以CMOS的N阱反擊穿離子注入為基極；以注入硼的基極多晶硅作為發射極。

本發明通過對現有BiCMOS工藝離子注入區域和深度的調整，無需改變掩膜版而制備出寄生的垂直PNP晶體管，消除了原有的寄生橫向PNP晶體管對BiCMOS工藝的不良影響，提高了放大系數及截止頻率。

附圖說明

下面結合附圖和實施例對本發明作進一步詳細的說明：

圖1至圖5為本發明實施例流程示意圖；

圖6為本發明BiCMOS工藝中寄生垂直PNP結構示意圖；

圖7為本發明流程示意圖。

具體實施方式

結合圖7，本發明實施例包括以下的步驟：

如圖1所示，首先，在P型襯底上進行埋入層離子注入作為埋入層、N型外延生長以及形成有源區。

其次，如圖2所示，進行下沉連接層離子注入，這一層在BiCMOS工藝中作為垂直NPN集電極和寄生橫向PNP基極引出區與外界連接，在本發明中作為垂直PNP的基極引出區。

然后，如圖3所示，進行CMOS的P阱隔離離子注入的同時也在垂直PNP區域打開進行注入，并由此形成垂直PNP集電極，該離子注入深度穿透場氧化層以及N型外延層。此時，注入離子為B，能量為400keV，注入深度在0.84μm至0.87μm，為0.86μm。

然后，如圖4所示，CMOS的N阱反擊穿離子注入注入，作為垂直PNP基極。此時，注入能量為450keV，注入離子為P，深度在0.6μm至0.64μm之間，為0.62μm。