[發明專利]數據接口校準

有效

• 申請號: 200710090643.X
• 申請日: 2007-03-30
• 公開（公告）號: CN101051300A
• 公開（公告）日: 2007-10-10
• 發明（設計）人: 拉塞爾·R·紐科姆;巴里·A·瓦格納
• 申請（專利權）人: 輝達公司
• 主分類號: G06F13/42
• 分類號: G06F13/42
• 代理公司: 北京律盟知識產權代理有限責任公司
• 代理人: 王允方;劉國偉

技術領域

本揭示案涉及與計算平臺內的數據選通信號相關地調節并行接口上的數據轉換的計時。

背景技術

隨著計算平臺中的組件之間和/或集成電路內的單元之間的接口的傳輸速度和/或總線寬度增加，噪音與信號完整性問題的重要性增加。對于一些計算平臺來說，數據傳送接口可包含響應于時鐘信號或數據選通信號的上升和/或下降沿而鎖存于接收裝置或單元處的數據，所述數據選通信號由傳輸裝置產生或通過劃分時鐘信號而在接收裝置內產生。響應于數據傳送速率增加，一些系統可執行校準操作來補償數據信號與一個或一個以上數據選通或時鐘信號之間的計時差異。計時差異由于電壓和/或溫度的變化而可能隨著時間變化。

發明內容

無

附圖說明

本說明書的結論部分中明確指出并清楚地主張了主旨。然而，可通過參看附圖一起閱讀，參考以下詳細描述來最佳理解所主張的關于操作的組成和方法的主旨以及其目的、特征及優點，附圖中：

圖1是經由數據傳送接口而耦合到存儲器裝置的圖形處理單元的示范性實施例的方框圖；

圖2是適于從存儲器裝置接收讀取數據并將寫入數據和時鐘信號傳輸到存儲器裝置的圖形處理單元的示范性實施例的方框圖；

圖3是包括校準控制電路和寫入數據延遲單元的數據傳輸裝置的示范性實施例的方框圖。

圖4是描繪寫入數據及其與寫入數據選通信號的近似關系的示范性時序圖；

圖5是描繪延遲的寫入數據及其與寫入數據選通信號的近似關系的示范性時序圖；

圖6是描繪校準測試數據和寫入數據選通的示范性時序圖；

圖7是描繪校準測試數據和寫入數據選通的示范性時序圖；

圖8是包括校準測試數據寄存器的接收裝置的示范性實施例的示意圖；

圖9是數據接口校準的方法的示范性實施例的流程圖；

圖10是數據接口校準的方法的示范性實施例的流程圖；和

圖11是包括耦合到圖形存儲器的圖形處理單元的示范性計算平臺的方框圖。

具體實施方式

在以下詳細描述中，陳述大量特定細節以提供對所主張的主旨的詳盡理解。然而，所屬領域的技術人員將了解，可在沒有這些特定細節的情況下實踐所主張的主旨。在其它情況中，為了不混淆所主張的主旨，未詳細描述眾所周知的方法、程序、組件和/或電路。

本說明書全文中提及“一個實施例”或“一實施例”意味著結合所述實施例描述的特定特征、結構或特性包含在所主張的主旨的至少一個實施例中。因此，本說明書全文中各處出現的短語“在一個實施例中”和/或“一實施例”不一定全部指代同一實施例。此外，特定特征、結構和/或特性可組合在一個或一個以上實施例中。

本文提及的“邏輯”涉及用于執行一個或一個以上邏輯運算的結構。舉例來說，邏輯可包括至少部分基于一個或一個以上輸入信號來提供一個或一個以上輸出信號的電路。此電路可包括接收數字輸入信號并提供數字輸出信號的有限狀態機，或響應于一個或一個以上模擬輸入信號來提供一個或一個以上模擬輸出信號的電路。此電路可提供在(例如)專用集成電路(ASIC)和/或場可編程門陣列(FPGA)中。并且，邏輯可包括存儲在存儲媒體中的機器可讀指令，所述存儲媒體與處理器或其它處理電路組合以執行這些機器可讀指令。然而，這些僅是可提供邏輯的結構的實例，且所主張的主旨在這些方面沒有限制。

除非另外明確規定(如從以下論述中顯而易見)，應了解，本說明書全文中利用例如“處理”、“計算”、“選擇”、“形成”、“啟用”、“抑制”、“識別”、“啟始”、“詢問”、“獲得”、“代管”、“維持”、“表示”、“修改”、“接收”、“傳輸”、“存儲”、“確定”等術語和/或類似術語的論述指代可由計算平臺(例如，計算機或類似的電子計算裝置)執行的動作和/或過程，所述計算平臺操縱和/或轉換表示為計算平臺的處理器、存儲器、寄存器和/或其它信息存儲、傳輸、接收和/或顯示裝置內的物理、電子和/或磁性量和/或其它物理量的數據。因此，計算平臺指代包含處理和/或存儲信號形式的數據的能力的系統或裝置。因此，本文中，計算平臺可包括硬件、軟件、固件和/或其任何組合。此外，除非另外明確規定，本文參看流程圖或以另外方式描述的過程也可由計算平臺整體上或部分地執行和/或控制。

如本文所使用，術語“時鐘信號”擬包含用于控制電子裝置(例如，計算平臺)中的任何裝置、組件、單元或電路中的計時的任何周期性信號。此外，術語“時鐘信號”擬包含用于鎖存數據的數據選通信號。對于一些實施例來說，這些數據選通信號可至少部分基于所接收的時鐘信號而產生在裝置內。舉例來說，可通過使用鎖相回路(PLL)電路劃分時鐘信號來產生數據選通。