[發(fā)明專利]半導體晶圓結構

有效

• 申請?zhí)枺?/td>: 200710088724.6
• 申請日: 2007-03-20
• 公開（公告）號: CN101150094A
• 公開（公告）日: 2008-03-26
• 發(fā)明（設計）人: 蔡豪益;蔡佳倫;侯上勇;鄭心圃;許仕勛;許惟迪;林克峰;陳俊仁
• 申請（專利權）人: 臺灣積體電路制造股份有限公司
• 主分類號: H01L23/00
• 分類號: H01L23/00;H01L23/544
• 代理公司: 隆天國際知識產權代理有限公司
• 代理人: 陳晨

技術領域

本發(fā)明涉及具有低介電常數(shù)(low-k)介電材料的半導體晶圓的制造方法，特別是涉及測試線布置的設計方法。

背景技術

集成電路的制造業(yè)者采用較細的電路線寬，低介電常數(shù)材料，以及其他技術以制造微縮、高速的半導體元件。伴隨著上述技術的改進，維持合格率及產出率的挑戰(zhàn)也隨之增加。就可靠度的觀點而論，位于晶粒角落的低介電常數(shù)材料會導致形成裂縫的機會增加，尤其在切割過程中特別顯著。

典型的半導體晶圓實質上包括彼此間相互隔離的晶粒(或芯片)，其間隔以切割線。在晶圓中，各晶粒包含線路。晶粒在切割步驟中分離，且各別地封裝。或者，各別的晶粒可封裝成多芯片模塊(multi-chip?modules)。在半導體制造過程中，半導體元件(例如集成電路IC)在每一步驟中必須不斷地測試以維持且確保元件的品質。測試元件通常與實際要制造的元件同時形成于晶圓中。典型的測試方法提供多個測試墊位于所述切割線上，測試墊通過探針與外部終端電性耦接。選用測試墊來測試晶圓的不同性質，例如閾值電壓(threshold?voltage)、飽和電流(saturation?current)、柵極氧化層厚度(gate?oxide?thickness)或漏電流(leakage?current)。測試墊沿著切割線形成，因此，“測試線”的邏輯含意泛指其內具有測試墊的條狀區(qū)域(strip-likeregion)。

大體而言，切割線的定義為不具有晶粒圖案的多層結構區(qū)域，且其寬度大約80至100微米(μm)，視晶圓中晶粒的大小維度而定。為了避免在晶圓切割過程中誘發(fā)裂縫，且避免裂縫延伸至晶粒中，各晶粒通常由寬度3至10微米的封合環(huán)(seal?ring)圍繞。然而，在晶圓制造過程中，往往由于切割線的因素而導致?lián)p傷。更有甚者，當上述多層結構中的至少一層包括具高熱膨脹系數(shù)的金屬層時，各層之間的尺寸維度變化便足以產生高度內應力(high-level?internal?stress)于晶圓的切割線區(qū)域中。因此緣故，導致晶圓上沿著切割線的部分區(qū)域受到損傷，例如剝離(peeling)、分層(delamination)或介電損傷(dielectric?fracture)。上述切割線損傷的型態(tài)通常可由具有低介電常數(shù)的金屬層間介電層(inter-metal-dielectric)的多層結構中觀察到。

在考慮測試墊于切割線中布置的設計方法時，主要的考量點為切割過程中所導致的應力，使得位于晶粒角落的測試墊發(fā)生嚴重的剝離。這也導致位于晶粒角落的多層結構間分層。分層直接沖擊元件的可靠度，且主要造成橫梁形式缺陷(即殘留材料)，干擾并阻礙集成電路元件的后續(xù)工藝及測試步驟。

美國專利早期公開第US?10/675,862號揭示一種設計方法，用以減少晶粒角落處的低介電常數(shù)材料發(fā)生剝離現(xiàn)象。圖1顯示傳統(tǒng)技術中具有晶粒的晶圓的俯視圖。請參閱圖1，半導體晶圓1包括晶粒(或芯片)6，其彼此間由第一切割線2與第二切割線4隔離。第一切割線2沿第一方向延伸，且第二切割線4沿第二方向延伸。由第一切割線2與第二切割線4其中之一的交會點定義交叉區(qū)域8。

接著，定義未被占用的區(qū)域10(陰影線區(qū)域)。此未被占用的區(qū)域10可包括交叉區(qū)域8以及靠近晶粒角落的區(qū)域。較佳的條件為無任何測試墊設置于未被占用的區(qū)域10中。

然而，上述設計方法導致越過切割線的測試線的位置受到限制。由于在未被占用的區(qū)域排除設置測試墊，導致測試墊位置構成的測試線可能無法穿過未被占用的區(qū)域，且必須設置于未被占用的區(qū)域的任一側。其直接的限制即導致測試線的長度必須小于晶粒的長度。當測試線的長度大于晶粒可提供的長度時，在晶粒之間就必須保留額外的空間以容納測試線，其結果導致晶圓空間的浪費，且降低每片晶圓上可提供的晶粒數(shù)目。

因此，業(yè)界亟需一種設計方法，減少晶粒角落處的低介電常數(shù)材料發(fā)生剝離的問題，同時對測試線的設計與布置造成最小的限制。

發(fā)明內容

有鑒于此，為解決上述問題，本發(fā)明的一個方案在于提供一種半導體晶圓結構，包括：多個晶粒；第一切割線，沿第一方向延伸；第二切割線，沿第二方向延伸且與該第一切割線交叉，其中該第一切割線與該第二切割線具有交叉區(qū)域；第一測試線，在該第一切割線中，其中該第一測試線越過該交叉區(qū)域；以及多個第一測試墊，在該第一測試線中，其中所述第一測試墊僅形成于未被占用的區(qū)域的外側，該未被占用的區(qū)域實質上定義于該交叉區(qū)域中。

上述半導體晶圓結構中，該未被占用的區(qū)域所具有的寬度約小于該第一切割線與該第二切割線的寬度的65％。