[發明專利]非易失性存儲單元的制作方法

無效

• 申請號: 200710088418.2
• 申請日: 2007-03-22
• 公開（公告）號: CN101271846A
• 公開（公告）日: 2008-09-24
• 發明（設計）人: 呂威伯;陳大川
• 申請（專利權）人: 力晶半導體股份有限公司
• 主分類號: H01L21/336
• 分類號: H01L21/336;H01L21/8247
• 代理公司: 北京市柳沈律師事務所
• 代理人: 陶鳳波

技術領域

本發明涉及一種制作存儲單元的方法，尤其涉及一種非易失性存儲單元的方法。

背景技術

非易失性存儲單元具有可重復抹除讀寫的特性，加上傳輸快速、低耗電，所以應用層面非常廣泛，因此已廣泛應用在可攜式產品中，成為許多信息、通訊及消費性電子產品中的必要元件。然而，為了提供輕巧及高品質的電子元件產品，提升非易失性存儲器的元件集成度與品質便成為當前信息產業與存儲器制造業發展的重點。

請考圖1，圖1為已知的非易失性存儲器的存儲單元10結構。存儲單元10設于基底12上，包含設于基底12的溝槽26中的控制柵極14、設于控制柵極14的兩側的浮置柵極16、設于控制柵極14與浮置柵極16之間的至少一介電層18、設于控制柵極14之上的帽蓋層20、兩條字線22以及設于浮置柵極16外側的間隙壁24。其中，帽蓋層20具有保護控制柵極14的功能，在已知技術中以熱氧化工藝使氧化物生長在多晶硅控制柵極14頂部表面。然而，由于元件集成度不斷提高，使得單一存儲單元的臨界尺寸(criticaldimension，CD)不斷縮小，因此要以已知方法在控制柵極14頂部表面形成足夠厚度，如600埃(angstrom，)的帽蓋層20的困難度亦大大的提升。請參考表1，表1為溝槽26臨界尺寸與帽蓋層20的關系表。

表1

因此，由表1可知，當存儲單元10的臨界尺寸越來越小時，已知方式所制作的帽蓋層20的厚度也越來越薄而不敷使用。導致存儲單元10制作困難或品質不佳，亦使得非易失存儲器在提升集成度上遇到了瓶頸。

此外，在提升元件集成度的同時，尺寸越來越小的控制柵極14也會造成阻值提高，因此為了改善阻值問題，業界另考量以金屬或其他導電材料來取代傳統的多晶硅材料來制作控制柵極14。然而，當控制柵極14的材料改以金屬材料取代時，傳統熱氧化方式更無法在控制柵極14上制作出符合需求的帽蓋層20。由上述可知，業界必須另外尋找替代傳統熱氧化工藝的方法來制作帽蓋層20，以確保存儲單元10的品質。

發明內容

本發明的主要目的在于利用高密度等離子體沉積(high?density?plasma，HDP)工藝方法來制作非易失性存儲單元的中的帽蓋層，以解決已知方法中因元件尺寸縮小而無法制作出厚度足夠的帽蓋層等問題。

根據本發明，提供一種制作非易失性存儲單元的方法。首先提供一基底，其中形成有一溝槽，且溝槽側壁依序形成有隧穿氧化層以及浮置柵極。然后在溝槽內形成控制柵極，再進行高密度等離子體沉積工藝，在控制柵極的頂部表面形成高密度等離子體氧化層。

由于本發明利用HDP工藝來制作非易失性存儲單元的帽蓋層，因此帽蓋層的厚度不會受到非易失性存儲單元臨界尺寸窄小的影響，仍然能于控制柵極上形成厚度足夠的HDP氧化層來作為帽蓋層，以提供品質良好的非易失性存儲單元。

附圖說明

圖1為已知一非易失性存儲單元的剖面示意圖。

圖2至圖13為本發明制作非易失性存儲單元的工藝示意圖。

附圖標記說明

10存儲單元?????12基底

14控制柵極?????16浮置柵極

18介電層???????20帽蓋層

22字線?????????24間隙壁

26溝槽

50非易失性存儲單元

52基底???????????56襯墊層

58掩模層?????????60溝槽

62隧穿氧化層?????64導電層

66介電層?????????67間隙壁

68浮置柵極???????70層間介電層

72導電層?????????74控制柵極

76氧化層?????????78HDP氧化層

80帽蓋層?????????82導電層

84金屬硅化層?????86氮化層

88字線???????????90間隙壁

92介電層?????????94接觸插塞

具體實施方式

請參考圖2至圖13，圖2至圖13為本發明制作非易失性存儲單元50的工藝示意圖。如圖2所示，首先提供基底52，例如包含硅材料的半導體基底，其表面設有襯墊層56、掩模層58并包含至少一溝槽60，其中掩模層58的材料例如是氮化硅、碳化硅或碳氮化硅，并且形成溝槽60的方法例如是利用光刻蝕刻工藝移除部分掩模層58、襯墊層56、以及基底52。然后，在基底52之上形成隧穿氧化層62，覆蓋于溝槽60表面。