[發明專利]集成電路的內聯機結構、鑲嵌式結構以及半導體結構

有效

• 申請號: 200710087828.5
• 申請日: 2007-03-19
• 公開（公告）號: CN101051631A
• 公開（公告）日: 2007-10-10
• 發明（設計）人: 余振華;盧永誠;張惠林;沈定宇;蔡宏駿
• 申請（專利權）人: 臺灣積體電路制造股份有限公司
• 主分類號: H01L23/522
• 分類號: H01L23/522;H01L23/532
• 代理公司: 隆天國際知識產權代理有限公司
• 代理人: 郭曉東

技術領域

本發明關于集成電路，特別是有關于集成電路的內聯機結構、鑲嵌式結構以及半導體結構。

背景技術

傳統的集成電路包含由導線間間隙(inter-wiring?spacings)所隔離多個金屬線圖案，以及多條內聯機，例如總線(bus?line)、位線(bit?line)、字符線(word?line)以及邏輯互聯機(logic?interconnect?line)。垂直間隔的金屬化層的金屬圖案傳統上以導孔(via)作為電性連接。在溝渠式開口內形成的金屬導線通常沿實質平行半導體基底的方向延伸。根據當前的技術，此類型的半導體組件可包含八層或更多層的金屬化以滿足組件的微縮化需求。

一般形成金屬線或導電栓(plug)的方法稱做鑲嵌(damascene)工藝。大體而言，鑲嵌工藝涉及在層間介電層中形成開口。層間介電層用以分隔垂直間隔的金屬化層。上述開口可用傳統的光刻蝕刻工藝形成。在開口形成之后，將銅金屬或銅合金填入開口中以形成一導孔。接著，在層間介電層表面上的多余的金屬材料可借由化學機械平坦化(chemicalmechanical?planarization，簡稱CMP)工藝移除。

以銅取代鋁是因其具有較低的電阻。然而，隨著組件維度的微縮及電流密度的增加，銅導線仍有電遷移(electro-migration，EM)及應力遷移(stress-migration，SM)效應所導致的可靠度問題。

圖1顯示傳統上用鑲嵌工藝形成的內聯機的結構1的剖面示意圖。一般金屬銅或銅合金所形成的金屬導線2及4之間借由導孔10相互連接。金屬間介電層(inter-metal-dielectric，IMD)8分隔金屬導線2及4所在的層之間。蝕刻停止層(etching?stop?layer)5設置在金屬導線2下方。擴散阻障層12及14設置用以防止銅擴散至周圍的材料中。在圖1中所示的內聯機結構1仍遭受電遷移(EM)及應力遷移(SM)問題。由于銅導線2直接與蝕刻停止層(ESL)5接觸，因此銅導線2與蝕刻停止層(ESL)5間的性質差異造成較高的電遷移(EM)及應力遷移(SM)，以及導致組件的可靠度劣化。此外，蝕刻停止層(ESL)5通常比低介電常數(low-k)層6及8，具有較高的介電常數(k?value)，導致金屬線間的寄生電容(parasitic?capacitance)增加。

圖2顯示一改良的內聯機結構3的剖面示意圖。一金屬頂蓋層16設置在銅導線2上。頂蓋層16的材料一般為較不受電遷移(EM)及應力遷移(SM)效應影響的材料。頂蓋層16借由降低銅表面遷移改善內聯機結構的可靠度。在受應力的情況下。內聯機結構3的平均失效時間(mean?time?to?failure，MTTF)較內聯機結構1的平均失效時間長10倍。具有頂蓋層16的結構，其應力誘發孔洞形成數量亦顯著地減少。此外，寄生電容亦減少。

然而，導入頂蓋層16卻引發另外的問題。頂蓋層16可能因氧污染或化學污染而劣化。因此，不僅導致空孔生成在頂蓋層16中，增加表面粗糙度，并且增加導孔結構的電阻。更有甚者，導孔失效率增加會導致更嚴重的問題。因此，為促進內聯機結構的質量，也亟需一種新的內聯機結構及制造方法。

發明內容

有鑒于此，本發明的一實施方式在于提供一種集成電路的內聯機結構，其中，包括：半導體基底；在該半導體基底上的低介電常數材料層；在該低介電常數材料層中的導體；在該導體上的第一頂蓋層，其中該第一頂蓋層的材料包括鈷、鎳、鎢、鉬、鉭、硼、鐵、磷及其組合；以及

第二頂蓋層于該第一頂蓋層上，其中該第二頂蓋層包括金屬硅化物或鍺化物，并且該第二頂蓋層是由該第一頂蓋層部分硅化或鍺化而成。

如本發明的該具體實施方式所述的集成電路的內聯機結構，其中，該第一頂蓋層的材料包括CoP、CoB、CoWP、CoWB、NiWP、CoSnP、NiWB、NiMoP及其組合。

如本發明的該具體實施方式所述的集成電路的內聯機結構，還包括在該第二頂蓋層上的導電栓，其中該導電栓與該第二頂蓋層為電性耦合。

如本發明的該具體實施方式所述的集成電路的內聯機結構，其中，還包括：在該低介電常數材料層與該第二頂蓋層的至少部分區域上的介電層，其中該介電層具有大于3的介電常數且該介電層為一材料擇自下列群組包括SiN、SiC、SiCN、SiCO、碳基材料、CH_x、CO_yH_x及上述材料的組合選用；以及在該介電層上的額外的低介電常數材料層。