[發明專利]相變化存儲器及其制造方法

無效

• 申請號: 200710084981.2
• 申請日: 2007-02-26
• 公開（公告）號: CN101257083A
• 公開（公告）日: 2008-09-03
• 發明（設計）人: 卓言
• 申請（專利權）人: 財團法人工業技術研究院;力晶半導體股份有限公司;南亞科技股份有限公司;茂德科技股份有限公司;華邦電子股份有限公司
• 主分類號: H01L45/00
• 分類號: H01L45/00;H01L27/24;G11C11/56
• 代理公司: 北京市柳沈律師事務所
• 代理人: 陶鳳波

技術領域

本發明關于一種相變化存儲器及其制造方法，特別關于一種縮小相變層與電極接觸面積的相變化存儲器及其制造方法。

背景技術

相變化存儲器具有高讀取速度、低功率、高容量、高可靠度、高寫擦次數、低工作電壓/電流及低成本等特質，且非常適合與CMOS工藝結合，可用來作為較高密度的獨立式或嵌入式的存儲器應用，是目前十分被看好的下一世代新存儲器。由于相變化存儲器技術的獨特優勢，也使得其被認為非常有可能取代目前商業化極具競爭性的SRAM與DRAM揮發性存儲器與Flash非揮發性存儲器技術，可望成為未來極有潛力的新世代半導體存儲器。

相變化存儲器組件架構極為簡單，主要是在相變化材料的上下之間分別制作電極材料來作為電流流通的路徑，目前最普遍被采用的架構為T型架構。此架構的作法是在相變化材料之下加入加熱金屬的拴塞填充層，其好處是可降低加熱金屬與相變化材料之間的接觸面積，可增進加熱電極的加熱效率并降低相變化存儲器組件的操作電流。在這樣的架構下，非晶區將會發生在電流密度最高的區域。

綜觀目前相變化存儲器的發展趨勢，可以明顯的發現主要的瓶頸乃在于組件的操作電流過大，因而無法有效地降低相變化存儲器組件所串接的驅動晶體管面積，導致單位元尺寸過大使得存儲器密度無法提升的問題。降低相變化記憶體操作電流可藉由縮小相變化記憶胞中相變層與電極的接觸面積來達成，且有利于CMOS組件的縮小以及存儲器密度的提升。然而，此方法會受限于光刻與工藝能力的限制，較不易獲得有效地突破。

為解決上述問題，美國專利US?5,789,758中提出一種形成相變化存儲器10的制造方法，請參照圖1，該方法包括以下步驟。首先，形成一第一電極層14于一基板12上，接著，形成一具有一開口17的圖案化的介電層16于該第一電極層14與該介電層16之上。接著，順應性形成一相變化層18及一第二電極層20于該介電層16之上，并填入該開口17，以使該相變化層18與該第一電極層14接觸。最后，再形成填入介電層于第二電極層的兩側。利用上述工藝，雖然可達到縮小相變層與電極的接觸面積的目的，然而。然而由于在該結構中，形成電連結通路的部分為填洞工藝，該工藝無論在加熱效率、以及接觸面電均勻度都有相當的限制。

有鑒于此，設計一嶄新的相變化存儲器組件的工藝，來縮小相變化存儲器中相變層與電極層的接觸面積，以縮小電流、增加存儲器密度，實為相變化存儲器工藝技術極需研究的重點。

發明內容

本發明提供一種相變化存儲器的制造方法，主要利用光刻蝕刻技術的搭配來達到縮小相變層與電極接觸面積的目的。該相變化存儲器的制造方法包括：提供一基底。接著，依序形成一第一電極層及一相變化層于該基底之上。接著，形成一第一條狀硬掩模層于該相變化層之上。接著，沉積一第一介電層于該相變化層之上以覆蓋該第一條狀硬掩模層的側表面。接著，形成一第二條狀硬掩模層于該第一介電層上，其中該第二條狀硬掩模層與該第一條狀硬掩模層不完全平行，兩者的俯視投影相迭于一交會點。接著，以該第二條狀硬掩模層作為蝕刻掩模蝕刻該第一條狀硬掩模層，以形成一點狀硬掩模層。接著，移除該第二條狀硬掩模層。接著，以該點狀硬掩模層作為蝕刻掩模蝕刻該相變化層，形成一點狀相變化柱。接著，移除該點狀硬掩模層，形成一第二介電層于該基底之上，并回蝕刻該第二介電層以露出該點狀相變化柱的上表面；以及，形成一第二電極層于該第二介電層之上并與該點狀相變化柱接觸。

此外，依據本發明的另一實施例，該相變化存儲器的制造方法，亦可包括以下步驟：提供一基底，并形成一第一電極層于該基底之上。形成一條狀相變化層于第一電極層之上，沉積一第一介電層于該第一電極層之上以覆蓋該條狀相變化層的側壁。接著，形成一第一條狀硬掩模層于該第一介電層上，其中該第一條狀硬掩模層與條狀相變化層不完全平行，兩者的俯視投影相迭于一交會點。接著，以該第一條狀硬掩模層作為蝕刻掩模蝕刻該條狀相變化層，以形成一點狀相變化柱。接著，移除該第一條狀硬掩模層。形成一第二介電層于該基底之上，并回蝕刻該第二介電層以露出該點狀相變化柱的上表面。形成一第二電極層于該第二介電層之上并與該點狀相變化柱接觸。