[發明專利]用于測試半導體存儲器件的并行比特測試電路及其方法

無效

• 申請號: 200710084211.8
• 申請日: 2007-02-27
• 公開（公告）號: CN101071648A
• 公開（公告）日: 2007-11-14
• 發明（設計）人: 李熙春
• 申請（專利權）人: 三星電子株式會社
• 主分類號: G11C29/12
• 分類號: G11C29/12;G11C29/44;G11C29/14
• 代理公司: 中科專利商標代理有限責任公司
• 代理人: 戎志敏

本申請在35?U.S.C.§119下要求2006年5月8日遞交的韓國專利申請No.10-2006-0040884的優先權，將其全部內容一并在此作為參考。

技術領域

本發明涉及半導體存儲器件，具體地，涉及用于測試半導體存儲器件的電路及其操作方法。

背景技術

在諸如動態隨機存取存儲器件(DARM)的半導體存儲器件中，從/向存儲單元精確地讀和/或寫數據可能要求相對較高的精度。因此，有利的是在器件測試期間發現有缺陷的存儲單元(即，不能精確地讀和/或寫的存儲單元)。然而，盡管制造工藝的發展可以增加集成在一個芯片中的存儲單元的數目，傾向于日益高密度器件的趨勢可能導致此種“故障”單元相對較高的發生率。因此，除非執行針對故障單元的相對精確的測試，否則難以保證半導體存儲器件的可靠性。

在一次一個單元地測試存儲單元時，可能延長針對高度集成的半導體存儲器件的總測試時間，這可能增加成本。因此，減少測試時間對于高度集成的半導體存儲器件可能是重要的。因此，已知使用并行比特測試方法以縮短半導體存儲器件的測試時間。

傳統的并行比特測試方法可以采用XOR(異或)和/或XNOR(同或)邏輯電路。具體地，在向多個存儲單元寫相同的數據之后，可以在讀操作中通過XOR和/或XNOR邏輯電路執行邏輯運算。當從多個存儲單元的每一個讀出相同的數據時，可以提供“通過”判決，并且當即使從一個存儲單元讀出的數據不同時，可以提供“故障”判決，這可以縮短測試時間。

在傳統的并行比特測試方法中，可以一次一個存儲體(memory?bank)地執行所述測試。例如，可以將一個存儲體分成16個修補塊和/或組(unit)，并且可以通過16個輸入/輸出焊盤執行所述測試。

圖1示出了配置用于執行并行比特測試的傳統設備的結構。參考圖1，傳統的并行比特測試設備可以包括存儲體100、并行比特測試邏輯塊150、以及輸入/輸出焊盤170。存儲體100可以包括多個測試存儲塊TMB0～TMB15。可以通過將存儲體100的多個存儲單元分成修補組來獲得測試存儲塊TMB0～TMB15。測試存儲塊TMB0～TMB15的任意一個測試存儲塊110可以包括共享字線WL和列選擇線CSL的預定數目的存儲單元。

圖2示出了示例測試存儲塊110。參考圖2，測試存儲塊110可以包括多個存儲單元，例如四個存儲單元MC0、MC1、MC2和MC3。可以將存儲單元MC0、MC1、MC2和MC3排列成矩陣，并且每一個存儲單元均可以包括一個存取晶體管和一個電容器(未示出)。存儲單元MC0、MC1、MC2和MC3的存取晶體管的柵極端子可以與字線WL0相連，并且存取晶體管的源極/漏極端子可以與位線相連。位線的每一個均可以與相應的列選擇晶體管N1、N2、N3和N4的源極/漏極端子相連。列選擇晶體管N1、N2、N3和N4的柵極端子可以與列選擇線CSL相連，并且可以接收列選擇信號。列選擇晶體管N1、N2、N3和N4的每一個的源極/漏極端子可以分別與相應的輸入/輸出線IO0、IO1、IO2和IO3相連。在并行比特測試中，輸入/輸出線IO0、IO1、IO2和IO3可以與并行比特測試邏輯塊150之內的并行比特測試邏輯單元130相連。

并行比特測試邏輯塊150可以包括通過參考數字130至145來識別的多個測試邏輯單元L01至L15。測試邏輯單元130至145通常可以與輸入/輸出焊盤170的個數(例如，16)相對應。

圖3示出了包括在并行比特測試邏輯塊150中的測試邏輯單元130至145的測試邏輯單元L01?130。如圖3所示，測試邏輯單元130可以包括：XNOR邏輯電路X130a和X130b，配置用于分別比較兩個輸入數據線的邏輯電平是否相等；以及AND電路A130，與XNOR邏輯電路X130a和X130b的輸出端子相連。將AND電路A130配置用于通過AND運算向數據輸入/輸出焊盤DQ0提供輸出信號。

現在將更加詳細地描述測試邏輯單元130的操作。具體地，XNOR邏輯電路X130a可以通過兩個輸入/輸出線IO0和IO1從存儲單元MC0和MC1接收數據信號，并且可以執行關于所述數據信號的XNOR邏輯運算，并且輸出結果。從輸入/輸出線IO0、IO1、IO2和IO3中選擇與XNOR邏輯電路X130a相連的兩個輸入/輸出線IO0和IO1。當以相同的電平接收到存儲單元MC0和MC1的數據信號的邏輯電平時，即兩者都處于邏輯“高”電平或兩者都處于邏輯“低”電平時，XNOR邏輯電路X130a的輸出可以是邏輯高電平。