[發明專利]一種先進先出存儲器實現方法及裝置

無效

• 申請號: 200710073942.2
• 申請日: 2007-04-03
• 公開（公告）號: CN101281489A
• 公開（公告）日: 2008-10-08
• 發明（設計）人: 李艷花;楊焱
• 申請（專利權）人: 中興通訊股份有限公司
• 主分類號: G06F12/02
• 分類號: G06F12/02
• 代理公司: 深圳市君勝知識產權代理事務所
• 代理人: 楊宏

技術領域

本發明涉及數據通信領域，尤其涉及一種集成電路的數據傳輸先進先出存儲器實現方法及裝置。

背景技術

數據緩沖單元在實現通信系統時，是一個不可或缺的硬件單元。在FPGA(Field?Programmable?Gate?Array，現場可編程門陣列)和ASIC(專用集成電路)中，各大廠家都已經開發出了自己的FIFO(First?In?First?Out，先進先出存儲器)單元供用戶使用，包括同步FIFO和異步FIFO模塊。為了保證數據正確的寫入或讀出，而不發生溢出或讀空的狀態出現，必須保證FIFO在滿的情況下，不能進行寫操作；并且在空的狀態下不能進行讀操作。因此，FIFO設計的難點在于怎樣判斷FIFO的空/滿狀態。

傳統的FIFO單元的接口結構如圖1所示。其中，

FIFO101：傳統實現方式下的FIFO單元，其使用寄存器組實現，沒有地址總線，僅能提供“空”和“滿”信號，部分FIFO可以提供“將空”和“將滿”信號；

滿信號102：此FIFO的數據空間是否已經滿，即全都寫滿數據，如果是，則此信號拉高；

將滿信號103：此FIFO的數據空間是否即將滿，即僅剩余一個數據深度可以寫入，如果是，則此信號拉高；

數據和控制信號104：包括寫信號、寫數據總線等的其它控制信號；

空信號105：此FIFO的數據空間是否已經空，即數據全部讀出，如果是，則此信號拉高；

將空信號106：此FIFO的數據空間是否即將空，即僅剩余一個數據深度可以讀出，如果是，則此信號拉高；

數據和控制信號107：包括讀信號、讀數據總線等的其它控制信號。

在這種傳統的FIFO接口結構中，有一個最大的缺陷：控制信號過于簡單。由于FIFO單元的數據寫入和讀出位置對于用戶來說是不可見的，也就是說，用戶在寫入或者讀出數據的過程中，除非已經到達寫滿或者將要寫滿、讀空或者將要讀空的情況，否則是不知道FIFO還有多少數據深度剩余和被使用了的。但是在某些數據傳輸情況下，比如，數據需要成塊寫入或者讀出的情況下，FIFO僅僅提供上述幾個信號是不夠的，用戶可能需要知道此FIFO的剩余數據空間，或者試圖指定一個滿信號或空信號的預定值，在傳輸塊數據或者組數據時，希望提前對FIFO的空滿狀態進行判斷。綜上所述，由于FIFO單元在可控制功能上的缺陷，導致用戶的操作受到了限制。

因此，現有技術存在缺陷，需要改進。

發明內容

本發明的目的在于提供一種先進先出存儲器實現方法及裝置，通過對讀地址和寫地址的判斷，生成預定義滿狀態的信號和預定義空狀態的信號，使得用戶可以提前對FIFO的空滿狀態進行判斷。

本發明的技術方案如下：

一種先進先出存儲器裝置，其包括存儲器、寫地址控制器、讀地址控制器，所述存儲器分別與所述寫地址控制器和所述讀地址控制器連接；其中，還包括比較器和減法器；其中，所述比較器分別與所述寫地址控制器和所述讀地址控制器連接，并且通過所述減法器連接所述存儲器；所述存儲器是至少雙端口存儲器；所述減法器用于將所述存儲器的指針差值減去零，得到已使用深度；所述比較器用于將所述已使用深度分別與存儲器深度、預定義滿數值進行比較，得到滿、將滿、預定義滿狀態信號，并反饋到所述寫地址控制器；還用于將所述已使用深度與0進行比較，得到空、將空狀態信號，并反饋到所述讀地址控制器；所述寫地址控制器還用于把滿、將滿、預定義滿信號反饋到外部；所述讀地址控制器還用于把空、將空信號反饋到外部。

所述的先進先出存儲器裝置，其中，所述減法器還用于將存儲器深度減去所述指針差值，得到剩余深度；并且，所述比較器還用于將所述剩余深度與預定義空數值進行比較，得到預定義空狀態信號，并反饋到所述讀地址控制器；所述讀地址控制器還用于把預定義空狀態信號反饋到外部。

所述的先進先出存儲器裝置，其中，所述比較器還用于將所述剩余深度與0進行比較，得到滿、將滿狀態信號，并反饋到所述寫地址控制器；還用于將所述剩余深度與存儲器深度進行比較，得到空、將空狀態信號，并反饋到所述讀地址控制器。

所述的先進先出存儲器裝置，其中，所述預定義滿數值和所述預定義空數值為用戶設置。

所述的先進先出存儲器裝置，其中，所述比較器通過數據總線分別與所述寫地址控制器和所述讀地址控制器連接，由數據總線定義所述預定義滿數值和所述預定義空數值。