[發明專利]移位寄存器及液晶顯示裝置

有效

• 申請號: 200710073263.5
• 申請日: 2007-02-09
• 公開（公告）號: CN101241766A
• 公開（公告）日: 2008-08-13
• 發明（設計）人: 江建學;陳思孝
• 申請（專利權）人: 群康科技（深圳）有限公司;群創光電股份有限公司
• 主分類號: G11C19/00
• 分類號: G11C19/00;G11C19/28;G09G3/20;G09G3/36
• 代理公司: 暫無信息
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技術領域

本發明涉及一種移位寄存器及采用該移位寄存器的液晶顯示裝置。

背景技術

目前薄膜晶體管(Thin?Film?Transistor，TFT)液晶顯示裝置已逐漸成為各種數字產品的標準輸出設備，在制造過程中，需要設計適當的驅動電路以保證其穩定工作。

通常，液晶顯示裝置的驅動電路包括一數據驅動電路及一掃描驅動電路。數據驅動電路用于控制每一像素單元的顯示亮度，掃描驅動電路則用于控制薄膜晶體管的導通與截止。該二驅動電路均應用移位寄存器作為核心電路單元。通常，移位寄存器是由多個移位寄存單元串聯而成，并且前一移位寄存單元的輸出信號為后一移位寄存單元的輸入信號。

請參閱圖1，其是一種現有技術移位寄存器的移位寄存單元的電路圖。該移位寄存單元100包括一第一時鐘反相電路110、一換流電路120及一第二時鐘反相電路130。該移位寄存單元100的各電路均由PMOS(P-channel?Metal-OxideSemiconductor，P溝道金屬氧化物半導體)型晶體管組成，每一PMOS型晶體管均包括一柵極、一源極及一漏極。

該第一時鐘反相電路110包括一第一晶體管M1、一第二晶體管M2、一第三晶體管M3、一第四晶體管M4、一第一輸出端VO1及一第二輸出端VO2。該第一晶體管M1的柵極接收該移位寄存單元100的前一移位寄存單元的輸出信號VS，其源極接收來自外部電路的高電平信號VDD，其漏極連接至該第二晶體管M2的源極。該第二晶體管M2的柵極及其漏極接收來自外部電路的低電平信號VSS。該第三晶體管M3及該第四晶體管M4的柵極均接收來自外部電路的反相時鐘信號CK，兩者的漏極分別作為該第一時鐘反相電路110的第一輸出端VO1及第二輸出端VO2，且該第三晶體管M3的源極連接至該第一晶體管M1的漏極，該第四晶體管M4的源極連接至該第一晶體管M1的柵極。

該換流電路120包括一第五晶體管M5、一第六晶體管M6及一信號輸出端VO。該第五晶體管M5的柵極連接至該第一輸出端VO1，其源極接收來自外部電路的高電平信號VDD，其漏極連接至該第六晶體管M6的源極。該第六晶體管M6的柵極連接至該第二輸出端VO2，其漏極接收來自外部電路的低電平信號VSS，其源極是該移位寄存單元100的信號輸出端VO。

該第二時鐘反相電路130包括一第七晶體管M7、一第八晶體管M8、一第九晶體管M9及一第十晶體管M10。該第七晶體管M7的柵極連接至該信號輸出端VO，其源極接收來自外部電路的高電平信號VDD，其漏極連接至該第八晶體管M8的源極。該第八晶體管M8的柵極及其漏極均接收來自外部電路的低電平信號VSS。該第九晶體管M9的源極連接至該第一輸出端VO1，其柵極接收來自外部電路的時鐘信號CK，其漏極連接至該第七晶體管M7的漏極。該第十晶體管的柵極接收外部電路的時鐘信號CK，其源極連接至該第二輸出端VO2，其漏極連接至該信號輸出端VO。

請一并參閱圖2，其是該移位寄存單元100的工作時序圖。在T1時間內，該前一移位寄存單元的輸出信號VS由高電平跳變為低電平，反相時鐘信號CK由低電平跳變為高電平，則使該第三晶體管M3及該第四晶體管M?4截止，進而使該第一時鐘反相電路110斷開。而該時鐘信號CK由高電平跳變為低電平，使該第九晶體管M9及該第十晶體管M10導通，進而使該第二時鐘反相電路130導通，而該信號輸出端VO初始狀態的高電平經該第十晶體管M10，使該第六晶體管M6截止，而該第八晶體管M8輸出的低電平經由該第九晶體管M9，使該第五晶體管M5導通，進而使其源極的高電平信號VDD輸出至該信號輸出端VO，故該信號輸出端VO保持高電平輸出。

在T2時間內，該反相時鐘信號CK由高電平跳變為低電平，則使該第三晶體管M3及該第四晶體管M4導通，進而使該第一時鐘反相電路110導通。而該時鐘信號CK由低電平跳變為高電平，則使該第九晶體管M9及該第十晶體管M10截止，進而使該第二時鐘反相電路130斷開。該輸入信號VS由高電平跳變為低電平，則使該第一晶體管M1導通，其源極的高電平VDD經該第三晶體管M3截止該第五晶體管M5，且該輸入信號VS的低電平經該第四晶體管M4導通該第六晶體管M6，使該信號輸出端VO輸出低電平。