[發(fā)明專利]可編程集成電路中嵌入循環(huán)、遞歸控制模塊

無效

• 申請?zhí)枺?/td>: 200710069888.4
• 申請日: 2007-07-09
• 公開（公告）號: CN101083466A
• 公開（公告）日: 2007-12-05
• 發(fā)明（設計）人: 顧士平;華曉勤
• 申請（專利權）人: 顧士平
• 主分類號: H03K19/173
• 分類號: H03K19/173;H03K19/177
• 代理公司: 暫無信息
• 代理人: 暫無信息

一、技術領域

本發(fā)明涉及一種可編程集成電路，特別涉及一種內嵌循環(huán)、遞歸控制模塊的可編程集成電路或內嵌循環(huán)、遞歸控制模塊的動態(tài)可編程集成電路。

二、背景技術

(注，本發(fā)明中的硬件描述語言采用verilog語言)

FPGA(Field-programmable?Gate?Array現(xiàn)場可編程集成電路)。

DFPGA(DFPGA?Dynamic?Field-programmable?Gate?Array動態(tài)現(xiàn)場可編程集成電路)，一種現(xiàn)場可編程邏輯電路，其集成電路正常運行時可重新配置內部的部分“功能單元”的功能，并能保存中間結果，其它部分仍能正常運行；或重新配置全部的“功能單元”，并保留中間結果的集成電路。

在現(xiàn)場可編程集成電路中：有內嵌SRAM(靜態(tài)隨機存儲器)模塊，內嵌的SRAM模塊可實現(xiàn)高速數(shù)據存儲；也有內嵌DSP(數(shù)字信號處理器)模塊，也就是乘累加模塊，用于數(shù)字信號處理，如FFT快速傅立葉變換，F(xiàn)IR數(shù)字濾波器，由于在FPGA中增加了DSP模塊，現(xiàn)在的FPGA也能實現(xiàn)圖像壓縮、解壓縮處理等。

在現(xiàn)在的FPGA中，對于循環(huán)、遞歸運算采用的方法是將n階遞歸分解為n個相同的電路，n個流水線處理本遞歸運算，因此遞歸運算需要占用大量的可編程邏輯電路，這對FPGA應用于計算處理大大不利，例如對TCP(傳輸控制協(xié)議)協(xié)議，需要一片Altera公司的clone?II?2C5有四千六百多個LAB的芯片也不能完成。如果使用嵌入式循環(huán)、遞歸模塊，只需要三百個LAB就可完成TCP協(xié)議。

三、發(fā)明內容

要解決的問題：(1)為解決循環(huán)程序在FPGA或DFPGA中需要展開為多個邏輯電路，大大浪費邏輯資源，同時由于展開后電路過于龐大而無法實現(xiàn)在可編程集成電路中實現(xiàn)可編程計算；(2)解決利用循環(huán)控制模塊，速度更快，效率更高。

技術方案：在FPGA或DFPGA中，嵌入多個循環(huán)控制模塊，循環(huán)控制模塊可均勻分布在FPGA或DFPGA中，也可以是一條線一條線分布，也可以是在每個可編程邏輯單元中嵌入一個循環(huán)控制模塊。

循環(huán)控制模塊由循環(huán)初值寄存器，循環(huán)步長寄存器，循環(huán)終值寄存器，循環(huán)控制電路，可編程電路部分組成。

循環(huán)控制電路讀取循環(huán)初值寄存器，循環(huán)步長寄存器，循環(huán)終值寄存器的值。循環(huán)步長寄存器的值可正，可負。

●如果步長寄存器的值為正，循環(huán)結束條件不包括循環(huán)終值：

步驟1：將循環(huán)初值加上循環(huán)步長值，如果初值加上循環(huán)步長值大于循環(huán)終值，則循環(huán)終止，輸出結果；

步驟2：如果循環(huán)初值加上循環(huán)步長小于或等于循環(huán)終值，則執(zhí)行可編程電路的“程序”；并將循環(huán)初值加上循環(huán)步長的值代替原有的循環(huán)初值，返回步驟1。

●如果步長寄存器的值為正，循環(huán)結束條件包括循環(huán)終值：

步驟1：將循環(huán)初值加上循環(huán)步長值，如果初值加上循環(huán)步長值大于或等于循環(huán)終值，則循環(huán)終止，輸出結果；

步驟2：如果循環(huán)初值加上循環(huán)步長小于循環(huán)終值，則執(zhí)行可編程電路的“程序”；并將循環(huán)初值加上循環(huán)步長的值代替原有的循環(huán)初值，返回步驟1。

●如果步長寄存器的值為負，循環(huán)結束條件不包括循環(huán)終值：

步驟1：將循環(huán)初值加上循環(huán)步長值，如果初值加上循環(huán)步長值大于循環(huán)終值，則循環(huán)終止，輸出結果；

步驟2：如果循環(huán)初值加上循環(huán)步長小于或等于循環(huán)終值，則執(zhí)行可編程電路的“程序”；并將循環(huán)初值將上循環(huán)步長的值代替原有的循環(huán)初值，返回步驟1。

●如果步長寄存器的值為負，循環(huán)結束條件不包括循環(huán)終值：

步驟1：將循環(huán)初值加上循環(huán)步長值，如果初值加上循環(huán)步長值大于或等于循環(huán)終值，則循環(huán)終止，輸出結果；

步驟2：如果循環(huán)初值加上循環(huán)步長小于循環(huán)終值，則執(zhí)行可編程電路的“程序”；并將循環(huán)初值將上循環(huán)步長的值代替原有的循環(huán)初值，返回步驟1。

可以將兩個嵌入式循環(huán)電路組合起來，實現(xiàn)兩個循環(huán)嵌套。(見優(yōu)選實例2)

利用多個嵌入式循環(huán)電路組合起來，可實現(xiàn)多可循環(huán)嵌套。

有益效果：將一種新的循環(huán)、遞歸控制模塊(如，處理器循環(huán)遞歸控制模塊、計算機循環(huán)遞歸控制模塊、寄存器循環(huán)遞歸控制模塊)嵌入到FPGA(或DFPGA)中。其帶來的結果是帶有循環(huán)或遞歸運算的程序無需將其展開，大大節(jié)省了邏輯資源利用率，同時循環(huán)或遞歸邏輯電路采用局部連接速度快，不會影響到其它部分的速率。