[發(fā)明專利]雙采樣乘法數(shù)字模擬轉(zhuǎn)換電路及其應(yīng)用

有效

• 申請(qǐng)?zhí)枺?/td>: 200710065178.4
• 申請(qǐng)日: 2007-04-05
• 公開(kāi)（公告）號(hào): CN101282119A
• 公開(kāi)（公告）日: 2008-10-08
• 發(fā)明（設(shè)計(jì)）人: 鄭曉燕;周玉梅
• 申請(qǐng)（專利權(quán)）人: 中國(guó)科學(xué)院微電子研究所
• 主分類號(hào): H03M1/38
• 分類號(hào): H03M1/38
• 代理公司: 中科專利商標(biāo)代理有限責(zé)任公司
• 代理人: 周國(guó)城

技術(shù)領(lǐng)域

本發(fā)明涉及數(shù)字信號(hào)處理技術(shù)領(lǐng)域，尤其涉及一種雙采樣乘法數(shù)字模擬轉(zhuǎn)換電路(Multiplying?Digital?to?Analog?Circuit，MDAC)，以及應(yīng)用該雙采樣MDAC電路的流水線模數(shù)轉(zhuǎn)換器(Analog?to?Digital?Circuit，ADC)。

背景技術(shù)

目前，隨著集成電路工藝技術(shù)的發(fā)展，數(shù)字集成電路的速度越來(lái)越高，模數(shù)轉(zhuǎn)換器作為數(shù)字處理器和模擬世界的接口，它的性能，尤其是速度通常是整個(gè)系統(tǒng)的瓶頸。高速模數(shù)轉(zhuǎn)換器中，流水線模數(shù)轉(zhuǎn)換器以其在速度、精度和功耗方面特有的折中優(yōu)勢(shì)而被廣泛采用。

如圖1所示，圖1為傳統(tǒng)的流水線ADC的結(jié)構(gòu)示意圖。它由前端采樣/保持(S/H)電路、若干個(gè)子級(jí)(STAGE1、STAGE2、......、STAGE?k-1、FLASH)、延時(shí)同步寄存器陣列和數(shù)字糾錯(cuò)模塊組成。在圖1中，除前端S/H電路和最后一級(jí)的低位快閃式ADC(即FLASH)外，其余各級(jí)(STAGE1、STAGE?2、......、STAGE?k-1)均包含S/H電路、子數(shù)模轉(zhuǎn)換器(SubDAC)、子模數(shù)轉(zhuǎn)換器(SubADC)、減法器和余差放大器。如圖2所示，圖2為傳統(tǒng)的流水線ADC結(jié)構(gòu)中各子級(jí)的結(jié)構(gòu)示意圖。

在圖2中，ph1和ph2是兩相不交疊時(shí)鐘，奇數(shù)級(jí)用ph1來(lái)控制采樣，偶數(shù)級(jí)和前端S/H電路用ph2來(lái)控制采樣，即相鄰兩級(jí)的控制時(shí)鐘相是相反的。一般將圖2所示子級(jí)中的S/H電路、子數(shù)模轉(zhuǎn)換器、減法器和余差放大器合為MDAC。

流水線ADC是在兩相不交疊時(shí)鐘控制下，使流水線ADC中的前端S/H電路和各流水線子級(jí)在采樣相和放大相之間交替工作來(lái)完成轉(zhuǎn)換的。輸入信號(hào)首先由前端S/H電路進(jìn)行采樣，在保持階段，所保持的信號(hào)由STAGE1中的子模數(shù)轉(zhuǎn)換器處理，產(chǎn)生B1+r1位數(shù)字碼，該數(shù)字碼被送入延時(shí)同步寄存器陣列的同時(shí)送入STAGE1中的子數(shù)模轉(zhuǎn)換器重新轉(zhuǎn)換為模擬信號(hào)，并在減法器中與原始的輸入信號(hào)相減，相減的結(jié)果被稱為余差，這個(gè)余差信號(hào)在余差放大器中乘以2^r1，再被送入STAGE2進(jìn)行處理，該過(guò)程重復(fù)一直到STAGE?k-1級(jí)，最后一級(jí)僅進(jìn)行模數(shù)轉(zhuǎn)換，產(chǎn)生B_k位數(shù)字碼送入延時(shí)同步寄存器陣列，不進(jìn)行余差放大。各級(jí)所產(chǎn)生的數(shù)字碼經(jīng)過(guò)延時(shí)同步寄存器陣列進(jìn)行延時(shí)對(duì)準(zhǔn)，然后經(jīng)數(shù)字糾錯(cuò)模塊進(jìn)行糾錯(cuò)處理后輸出最終的數(shù)字碼。

可以看到，在傳統(tǒng)流水線模數(shù)轉(zhuǎn)換器中，MDAC電路在時(shí)鐘的一相進(jìn)行采樣，另一樣進(jìn)行余差放大。而雙采樣MDAC電路是在兩相不交疊時(shí)鐘的兩個(gè)相都輸出有效保持電壓，在應(yīng)用同樣的運(yùn)放和大小相等的電容的前提下，速度可以達(dá)到傳統(tǒng)MDAC電路的兩倍。傳統(tǒng)雙采樣MDAC電路如圖3所示，ph1和ph2時(shí)兩相不交疊時(shí)鐘，ph1e和ph2e表示下降沿分別比ph1和ph2稍微提前。在ph1相，差分輸入信號(hào)被采樣到Cs2、Cf2和Cs3、Cf3上；同時(shí)，運(yùn)放與電容Cs1、Cf1和Cs4、Cf4對(duì)上一相的電壓進(jìn)行余差放大，產(chǎn)生ph1相的輸出電壓。在ph2相，差分輸入信號(hào)被采樣到Cs1、Cf1和Cs4、Cf4上；同時(shí)，運(yùn)放與電容Cs2、Cf2輸出和Cs3、Cf3對(duì)上一相的電壓進(jìn)行余差放大，產(chǎn)生ph2相的輸出電壓。運(yùn)放在ph1相和ph2相都輸出有效電壓，所以可以達(dá)到兩倍的速度。

但是，雙采樣MDAC電路在兩個(gè)相用不同的電容進(jìn)行余差放大，而電容之間存在不匹配，且電容之間的不匹配程度也不相同，所以在不交疊時(shí)鐘的兩相，MDAC的輸出與上一相的輸入的關(guān)系不相同。也就是說(shuō)，即使MDAC的輸入電壓為常數(shù)，兩個(gè)相的輸出電壓也會(huì)不相等，這樣，在不交疊時(shí)鐘的兩相引入不同的增益誤差(gain?error)，影響了流水線ADC的精度。要減小不同增益誤差引起的精度下降，需要增加電容的匹配度。而通過(guò)增加采樣電容和反饋電容的值來(lái)增加電容的匹配度(運(yùn)放不變)則降低了MDAC的速度，使得MDAC只能工作在相對(duì)較低的頻率下。傳統(tǒng)雙采樣MDAC電路在速度和精度之間的折中比較困難。

發(fā)明內(nèi)容

(一)要解決的技術(shù)問(wèn)題

有鑒于此，本發(fā)明的一個(gè)目的在于提供一種雙采樣MDAC電路，以實(shí)現(xiàn)對(duì)傳統(tǒng)雙采樣MDAC電路的改進(jìn)，在與傳統(tǒng)雙采樣MDAC電路具有相同精度的同時(shí)采用電容值較小的采樣電容和反饋電容，提高M(jìn)DAC電路的速度。

本發(fā)明的另一個(gè)目的在于提供一種流水線模數(shù)轉(zhuǎn)換器，以將上述雙采樣MDAC電路應(yīng)用到流水線模數(shù)轉(zhuǎn)換器中。

(二)技術(shù)方案