[發明專利]一種并行提升9/7小波基的VLSI結構

無效

• 申請號: 200710052272.6
• 申請日: 2007-05-23
• 公開（公告）號: CN101059866A
• 公開（公告）日: 2007-10-24
• 發明（設計）人: 田昕;田金文;譚毅華
• 申請（專利權）人: 華中科技大學
• 主分類號: G06T1/20
• 分類號: G06T1/20;G06T9/00;H04N7/26
• 代理公司: 華中科技大學專利中心
• 代理人: 方放

1.一種并行提升9/7小波基的VLSI結構，包括四個實現不同提升步驟的處理單元，各處理單元由乘法器，加法器，反相器和延時寄存器組成，其特征在于：

(1)第一處理單元的輸入為：H⁽⁰⁾(n)＝x(2n+1)，L⁽⁰⁾(n)＝x(2n)；

輸出為：H⁽¹⁾(n)＝L⁽⁰⁾(n)+L⁽⁰⁾(n+1)-H⁽⁰⁾(n)，L⁽¹⁾(n)＝a?L⁽⁰⁾(n)；

(2)第二處理單元的輸入為：H⁽¹⁾(n)，L⁽¹⁾(n)；

輸出為：H⁽²⁾(n)＝b?H⁽¹⁾(n)，L⁽²⁾(n)＝H⁽¹⁾(n)+H⁽¹⁾(n-1)-L⁽¹⁾(n)；

(3)第三處理單元的輸入為：H⁽²⁾(n)，L⁽²⁾(n)；

輸出為：H⁽³⁾(n)＝L⁽²⁾(n)+L⁽²⁾(n+1)-H⁽²⁾(n)，L⁽³⁾(n)＝c?L⁽²⁾(n)；

(4)第四處理單元的輸入為：H⁽³⁾(n)，L⁽³⁾(n)；

輸出為：H⁽⁴⁾(n)＝H⁽³⁾(n)，L⁽⁴⁾(n)＝H⁽³⁾(n)+H⁽³⁾(n-1)-L⁽³⁾(n)；

(5)第四處理單元的兩個輸出值分別送到兩個輸出乘法器進行縮放操作：

H(n)＝H⁽⁴⁾(n)K₁，L(n)＝L⁽⁴⁾(n)K₂；

上述式中，a＝-4，b＝12，c＝-16/5，k1=52/96,]]>k2=-2/16.]]>

2.如權利要求1所述的一種并行提升9/7小波基的VLSI結構，其特征在于：所述第四處理單元和兩個輸出乘法器之間具有兩個流水線寄存器。

3.如權利要求2所述的一種并行提升9/7小波基的VLSI結構，其特征在于：所述第二處理單元和第三處理單元之間具有兩個流水線寄存器。

4.如權利要求3所述的一種并行提升9/7小波基的VLSI結構，其特征在于：所述第一處理單元和第二處理單元之間具有兩個流水線寄存器；所述第三處理單元和第四處理單元之間具有兩個流水線寄存器。