[發明專利]基于可重構架構的多協議射頻標簽讀寫器基帶處理器

無效

• 申請號: 200710047190.2
• 申請日: 2007-10-18
• 公開（公告）號: CN101136070A
• 公開（公告）日: 2008-03-05
• 發明（設計）人: 趙爽;陸雯青;陸超;周曉方
• 申請（專利權）人: 復旦大學
• 主分類號: G06K17/00
• 分類號: G06K17/00;G06F9/30
• 代理公司: 上海正旦專利代理有限公司
• 代理人: 陸飛;盛志范

1.一種基于可重構架構的多協議射頻標簽讀寫器基帶處理器，其特征在于，它包括：

一個可重構核，用于實現多個協議規定的基帶算法；

一個控制器，充當指令發生器，用于產生配置信息以控制可重構核中數據通路的建立；

其中，所述的可重構核包括：

一個含有算術運算模塊、邏輯運算模塊和互聯單元的運算單元，用于實現加法、減法、乘法、累加、乘加等基本算術操作和按位與、或、異或等基本邏輯操作；

多個并入并出寄存器堆，用于存儲運算的中間結果；

多個串入并出寄存器堆，用于存放單輸入具有相關性且需要實時處理的數據；

多個互聯單元，分為普通互連單元和數據選擇單元，分別用于可重構核各組成部分間的連接選擇和從某一寄存器堆中進行無規律的數據選擇。

2.根據權利要求1所述的基于可重構架構的多協議射頻標簽讀寫器基帶處理器，其特征在于所述的算術運算模塊包括：

多個booth編碼器，用于完成乘法運算的booth編碼，得到九個部分積的結果；

多個12-2壓縮器，用于12-2壓縮結果的處理，實現12個操作數的信息傳遞；

多個4-2壓縮器，用于對4-2壓縮結果的處理，實現4個操作數的信息傳遞；

多個兩輸入全加器，用于兩輸入全加運算；

多個桶狀移位器，實現小于16比特任意寬度右移，以防止數據溢出。

3.根據權利要求1所述的基于可重構架構的多協議射頻標簽讀寫器基帶處理器，其特征在于所述的邏輯運算模塊是基于查找表的結構，實現按位與、或和異或的運算。

4.根據權利要求1所述的基于可重構架構的多協議射頻標簽讀寫器基帶處理器，其特征在于所述的普通互聯單元由多路選擇器構成，設置在可重構核各組成模塊之間，由控制器產生的指令進行選擇；所述的數據選擇單元含有多組數據選擇器，每組數據選擇器由1個4-1多路選擇器、4個8-1多路選擇器和7個16-1多路選擇器構成，同時輸出12個數據，數據選擇單元的操作依據控制器產生的指令進行。

5.根據權利要求1所述的基于可重構架構的多協議射頻標簽讀寫器基帶處理器，其特征在于所述的的可重構核具有兩級流水線結構，用于通信鏈路I、Q兩路的并行工作，其具體結構為：

第一級流水線結構中含有互聯單元、booth編碼器、12-2壓縮器和邏輯運算塊；

第二級流水線結構中含有4-2壓縮器、全加器和桶狀移位器。

6.根據權利要求1所述的基于可重構架構的多協議射頻標簽讀寫器基帶處理器，其特征在于所述控制器產生的指令分為靜態指令和動態指令兩種，其中：

靜態指令在每一種基帶算法所對應的功能周期中其指令內容不發生變化，它定義了可重構核各組成部分內部的電路連接及工作方式；

動態指令在每個時鐘周期其指令內容都會發生變化，它定義了可重構核各組成部分之間的連接情況。

7.一種多協議射頻標簽讀寫器基帶算法的實現方法，其特征在于將射頻標簽讀寫器所需處理的基帶算法，包括FIR濾波算法、相關算法、FMO或Miller解碼算法、升余弦變換以及Hilbert運算，分解為可重構核提供的基本運算操作，包括乘法、加法、乘加和累加，其分解過程以指令的形式體現出來，控制可重構核逐步完成算法操作。

8.一種適用于射頻標簽讀寫器基帶算法的數據通路配置方法，以實現硬件資源復用前提下的多種運算操作，其特征在于所述數據通路及對應的運算如下：

(1)SIPO寄存器、booth編碼器、12-2壓縮器、4-2壓縮器、全加器、移位器、以及PIP0寄存器，該條通路實現輸入數據的乘法或乘加操作且運算結果存入PIPO寄存器中；

(2)SIPO寄存器、12-2壓縮器、4-2壓縮器、全加器、移位器、以及PIPO寄存器，該通路完成輸入數據的加法或累加運算；

(3)SIPO寄存器，邏輯運算模塊，12-2和4-2壓縮器，全加器，移位器，以及PIPO寄存器；該通路完成輸入數據邏輯運算以及加法或累加運算；

(4)SIP0寄存器、用于數據選擇的互聯單元、12-2壓縮器、4-2壓縮器、全加器、移位器、以及PIP0寄存器，該通路實現需要實時處理的SIPO寄存器中任意位置數據的加法或累加操作；

(5)SIPO寄存器、用于數據選擇的互聯單元、booth編碼器、12-2和4-2壓縮器、全加器、移位器、以及PIP0寄存器，該通路實現需要實時處理的SIP0寄存器中任意位置數據的乘法或乘加操作；

(6)PIPO寄存器、booth編碼器、12-2壓縮器、4-2壓縮器、全加器、移位器、以及PIPO寄存器、該通路完成中間結果進一步的乘法或乘加運算；

(7)PIPO寄存器、12-2壓縮器、4-2壓縮器、全加器、移位器、以及PIPO寄存器。該通路實現中間結果進一步的加法或累加運算；

其中，SIPO寄存器為串入并出型寄出器，PIPO寄存器為并入并出型寄存器。