[發明專利]柵極結構、快閃存儲器及其制作方法

有效

• 申請號: 200710046811.5
• 申請日: 2007-09-30
• 公開（公告）號: CN101399204A
• 公開（公告）日: 2009-04-01
• 發明（設計）人: 肖德元
• 申請（專利權）人: 中芯國際集成電路制造（上海）有限公司
• 主分類號: H01L21/336
• 分類號: H01L21/336;H01L21/28;H01L21/8247;H01L29/788;H01L29/423;H01L27/115
• 代理公司: 北京集佳知識產權代理有限公司
• 代理人: 逯長明

技術領域

本發明涉及半導體器件及其制造領域，尤其涉及柵極結構、快閃存儲器及其制作方法。

背景技術

快閃存儲器是一類非易失性存儲器，即使在供電電源關閉后仍能保持片內信息；在存儲器電可擦除和可重復編程，而不需要特殊的高電壓；快閃存儲器具有成本低、密度大的特點。其獨特的性能使其廣泛地運用于各個領域，包括嵌入式系統，如PC及外設、電信交換機、蜂窩電話、網絡互聯設備、儀器儀表和汽車器件，同時還包括新興的語音、圖像、數據存儲類產品，如數字相機、數字錄音機和個人數字助理。

快閃存儲器，一般是被設計成具有堆棧式柵極(Stack-Gate)結構，此結構包括隧穿氧化層、用來儲存電荷的多晶硅浮置柵極、氧化硅/氮化硅/氧化硅(Oxide-Nitride-Oxide，ONO)結構的柵間介電層以及用來控制數據存取的多晶硅控制柵極。

現有快閃存儲器的制作過程如圖1至圖4所示。參考圖1，半導體襯底100上形成隧穿氧化層102，隧穿氧化層102的材質是氧化硅或氧化硅-氮化硅-氧化硅(ONO)。傳統形成隧穿氧化層102的工藝是熱氧化法，在高溫環境下，將半導體襯底100暴露在含氧環境中，所述工藝通常在爐管中實現；通常形成的隧穿氧化層102的厚度都在幾十埃左右。

在隧穿氧化層102上形成第一導電層104，所述第一導電層104的材質例如是摻雜多晶硅，其形成的方法例如是低壓化學氣相沉積法(LPCVD)，以硅甲烷為氣體源沉積一層多晶硅層后，再進行摻雜植入制作工藝，上述的沉積工藝的溫度為575℃～650℃，壓力約0.3Torr～0.6Torr(1Torr＝133.32Pa)；在第一導電層104上形成柵間介電層106，此柵間介電層106的材質例如是氧化硅、氧化硅/氮化硅或氧化硅/氮化硅/氧化硅(ONO)；因快閃存儲器要求與浮置柵極接觸的氧化硅層須具備良好的電性，以避免在正常電壓下，用來儲存電荷的浮置柵極發生漏電或是過早電崩潰的問題；以柵間介電層106的材質是氧化硅/氮化硅/氧化硅為例，以低壓化學氣相沉積法(LPCVD)形成一層均勻的氧化硅層，接著以低壓化學氣相沉積法在氧化硅層上形成氮化硅層，然后再以低壓化學氣相沉積法形成另一層氧化硅層。

在柵間介電層106上旋涂第一光阻層107，經過曝光、顯影工藝，在第一光阻層107上沿位線方向形成第一開口圖形109，所述第一光阻層107上第一開口圖形109的位置與半導體襯底100內需要形成源極和漏極的位置相對應。

如圖2所示，以第一光阻層107為掩膜，蝕刻柵間介電層106、第一導電層104和隧穿氧化層102至露出半導體襯底100，形成浮置柵極104a；去除第一光阻層107；以浮置柵極104a為掩膜，在半導體襯底100中進行離子注入，形成源極/漏極101。

如圖3所示，用化學氣相沉積法在柵間介電層106及半導體襯底100之上形成第二導電層，第二導電層的材質例如是摻雜復晶硅與金屬硅化物；用化學氣相沉積法在第二導電層上形成頂蓋層110，所述頂蓋層110的材料為氮化硅；在頂蓋層110上形成第二光阻層(未示出)，經過曝光、顯影工藝，定義控制柵極圖形；以第二光阻層為掩膜，蝕刻頂蓋層110和第二導電層至露出半導體襯底100，形成控制柵極108a；由頂蓋層110、控制柵極108a、柵間介電層106、浮置柵極104a及隧穿氧化層102構成堆棧柵極結構。

請參照圖4，然后，于堆棧柵極結構兩側形成間隙壁112；最后進行后續金屬連線過程，形成快閃存儲器。

在申請號為200410031239的中國專利申請中，還可以發現更多與上述技術方案相關的信息，形成堆棧式柵極結構的快閃存儲器。

然而堆棧式柵極結構的快閃存儲器，由于控制柵極與浮置柵極的平行幾何結構使得控制柵極與浮置柵極之間電場分布較均勻，會造成擦除及編程效率低的問題。為解決這一問題，美國專利US5029130將快閃存儲器的柵極結構做成分離式的柵極結構，參照圖5，在半導體襯底130上依次形成隧穿氧化層132，第一導電層及硬掩膜層(未圖示)；蝕刻硬掩膜層及第一導電層，形成浮置柵極134a；去硬掩膜層。

如圖6所示，浮置柵極134a上依次形成柵間介電層136及第二導電層；在第二導電層上形成光阻層(未圖示)，定義控制柵極寬度；以光阻層為掩膜，蝕刻第二導電層，形成控制柵極138a；浮置柵極134a與控制柵極138a構成分離式柵極結構；以分離式柵極結構為掩膜，向分離式柵極結構兩側的半導體襯底130內注入離子，形成源/漏極140。