[發明專利]一種高速可配置擴展SPI總線及其工作方法

有效

• 申請號: 200710015727.7
• 申請日: 2007-05-29
• 公開（公告）號: CN101067804A
• 公開（公告）日: 2007-11-07
• 發明（設計）人: 胡天亮;張承瑞;武洪恩;李鵬
• 申請（專利權）人: 山東大學
• 主分類號: G06F13/38
• 分類號: G06F13/38;G06F13/42;G05B19/418
• 代理公司: 濟南圣達專利商標事務所
• 代理人: 張勇

技術領域

本發明專利涉及一種工業控制技術，尤其涉及一種高速可配置擴展SPI總線及其工作方法。

背景技術

在工業自動控制中，自動生產系統需要進行大量的數字信號和模擬信號的采集和操作。現場總線作為一種通信方法，可實現信號的分布控制，其應用越來越廣泛。現有總線技術大多通信速率不高，且柔性較差，不容易實現總線上各模塊的同步控制。

SPI總線技術是一種用于IC之間傳輸的串行接口技術，可實現數據的全雙工同步傳輸。其物理實現如圖4-1所示。其中SCLK(Serial?Clock)為主模塊的時鐘輸出MOSI(MasterOutput，Slave?Input)為主模塊輸出給從模塊的時鐘信號線。MISO(Master?Input，Slave?Output)為從模塊給主模塊的數據信號線。SS(Slave?Select)為主模塊給從模塊的選通信號線。SPI只適合芯片與芯片之間的短距離高速通信，總線的傳輸速率可達幾十Mbps以上，但無法滿足工業現場的長距離傳輸和多從模塊的可擴展配置需要。

發明內容

本發明的目的就是為了解決目前現場總線結構通信速率不高，柔性差，不容易實現總線上各模塊的同步控制等問題，提供一種具有結構合理，使用方便，在SPI總線技術基礎上改進和通信協議的研發，實現了主從模塊之間的高速長距離傳輸和子模塊的同步控制，可對任何子模塊的擴展和改變進行在線識別和配置，并協調各模塊同步動作等優點的高速可配置擴展SPI總線及其配置方法。

為實現上述目的，本發明采用如下技術方案：

一種高速可配置擴展SPI總線，它有至少一個主模塊及至少一個從模塊，以及SPI總線中的SCLK時鐘輸出信號線、MOSI數據線、MISO數據線、SS選通信號線以及配置信號線SCFG，所述主模塊內設有可變長總線發送/接收器FPGA/CPLD，從模塊內設有總線接收/發送器FPGA/CPLD，它們共同組成總線配置收發器；主模塊可變長總線發送/接收器FPGA/CPLD通過串行級聯配置信號線SCFG與其中一個從模塊的總線接收/發送器FPGA/CPLD連接，該從模塊總線接收/發送器FPGA/CPLD則通過配置信號線SCFG與其它從模塊總線接收/發送器FPGA/CPLD相互串聯，通過通信協議和可編程邏輯設計進行數據報文的可變長度傳輸和從模塊的柔性在線配置；同時主模塊的SPI總線還通過屏蔽雙絞線與其他從模塊連接，并對SPI總線信號進行差分處理，實現數據包的高速長距離的一主多從通訊。

所述可變長總線發送/接收器FPGA/CPLD包括報文長度寄存器、發送計數器，發送計數器接收發送使能信號和計數時鐘信號，報文長度寄存器、發送計數器輸出端接比較器，比較器輸出端接SCLK時鐘輸出信號線，計數時鐘信號還分兩路，一路接SCLK時鐘輸出信號線，另一路接串行發送器輸入端，其輸出端接MOSI數據線。

所述總線接收/發送器FPGA/CPLD包括控制信息接收器和數據信息接收器；主板和每個子板各有至少一個控制信息接收器和一個數據信息接收器。

一種高速可配置擴展SPI總線的工作方法，它的方法為，

1)系統上電自檢；

2)主模塊對從模塊的自動識別和配置，以實現一主多從模式的傳輸，過程為：主模塊通過通信協議發出的配置信號高電平使與之連接的第一從模塊接收器的CFG_EN信號置高，該從模塊進行配制，接收主模塊配置數據包并返回自己的信息；第一從模塊配置結束后，禁止自身配置模塊工作，同時將CFG_OE信號置高，此時與之串聯的下一從模塊中的CFG_EN被置高，該從模塊的配置操作被觸發，依次觸發下去；直至最后無配置信息返回時，配置結束，從而實現軟件在線配置，以滿足不同長度的數據包傳輸及子模塊的在線擴展和配置；

3)進入正常操作模式；總線地址分廣播地址和普通地址，若為廣播地址，所有子模塊同步接收到主模塊命令；若為普通地址，子模塊只接收與自身地址匹配的數據包，在接收的同時將相應數據發送至主模塊；配合報文協議，實現位置控制，I/O控制及設置的其它功能。

所述步驟2)中通信協議包括主至從通信報文M2S和從至主通信報文S2M；它們又各由配置報文：C報文和數據報文：D報文組成，由報文的最高位MSB標識。

所述主至從通信報文M2S的配置報文C即M2S?C報文格式為：標記為標識位C/D，若標記為1為命令報文，0位數據報文；4bits的主模塊地址位BA、3bits的后面緊跟的報文數據長度DL；數據信息DATA，其長度由數據報文長度DL確定；校驗位VR；