[發明專利]半導體器件及其制造方法

無效

• 申請號: 200710005811.0
• 申請日: 2007-02-25
• 公開（公告）號: CN101079445A
• 公開（公告）日: 2007-11-28
• 發明（設計）人: 村松諭
• 申請（專利權）人: 恩益禧電子股份有限公司
• 主分類號: H01L29/78
• 分類號: H01L29/78;H01L27/04;H01L27/092;H01L21/336;H01L21/822;H01L21/8238
• 代理公司: 中原信達知識產權代理有限責任公司
• 代理人: 孫志湧;陸錦華

本申請以日本專利申請No.2006-043418為基礎，其內容并入這里作為參考。

技術領域

本發明涉及一種半導體器件及其制造方法。

背景技術

圖7是示出常規半導體器件的截面圖。在半導體器件100中，在硅襯底101上順序堆疊SiGe外延層102和硅外延層103。硅外延層103包括由源/漏區111、柵電極112等等組成的場效應晶體管(下文中，FET)110。FET110通過形成在FET?110周圍的淺溝槽隔離(下文中，STI)與其它元件隔離。

例如，在日本未決公開專利公布No.H10-284722(專利文獻1)和USP?No.6121100說明書(專利文獻2)中，公開了與本發明有關的技術。

發明內容

在半導體器件100中，SiGe外延層102施加雙軸應力到硅外延層103，由此在硅外延層103中引起了晶格應變。因此，當制造半導體器件100時，采用了所謂的“應變硅工藝”。通過這種工藝制備的晶片稱為“應變硅晶片”。采用應變硅晶片導致FET中載流子遷移率的顯著增加。

然而，如此構造的半導體器件100具有硅外延層103易于發生晶格缺陷(位錯)的缺點。在圖7中，線L1示意性地表示了晶格缺陷的出現。認為晶格缺陷出現的原因如下。應變硅晶片試圖翹曲以減輕SiGe外延層102和硅外延層103之間的應力。在這種狀態下，在諸如真空吸卡(chucking)的工藝期間晶片被暴露到過分應力中，由此發生了晶格缺陷。晶格缺陷導致半導體器件的電特性退化，例如漏電流的增加。

根據本發明，提供了一種半導體器件，包括：硅襯底；提供在硅襯底上的應變誘導層(strain-inducing?layer)；提供在應變誘導層上的硅層；提供在硅層中的場效應晶體管；和提供在場效應晶體管的周圍并穿透硅層從而到達應變誘導層的隔離區；其中應變誘導層與場效應晶體管的源/漏區隔開，并在硅層中的場效應晶體管的溝道部分中引起應變。

在如此構造的半導體器件中，應變誘導層在硅層中的FET的溝道部分中引起晶格應變。這種結構在FET中提供了顯著增加的載流子遷移率，由此提升了FET的電特性，因此提升了半導體器件的電特性。而且，隔離區穿透硅層從而到達應變誘導層。因此，在半導體器件的制造工藝中，硅晶片的翹曲僅發生在由隔離區限定的每個區域中。換句話說，防止了硅晶片總體上大幅度彎曲。結果，可以抑制在硅層中出現晶格缺陷。

根據本發明，還提供了一種制造包括場效應晶體管的半導體器件的方法，包括：在硅襯底上形成隔離區從而圍繞將要形成場效應晶體管的區域；在其上形成有隔離區的硅襯底上外延生長應變誘導層；在應變誘導層上外延生長硅層；和在硅層中形成場效應晶體管，使得源/漏區與應變誘導層隔開；其中應變誘導層在硅層中的場效應晶體管的溝道部分中引起了應變。

通過如此布置的制造方法，在應變誘導層上形成硅層。因此，在根據該方法制造的半導體器件中，應變誘導層在硅層中的FET的溝道部分中引起了晶格應變。這種布置在FET中提供了顯著增加的載流子遷移率，由此提升了FET的電特性，因此提升了半導體器件的電特性。而且，在硅襯底上形成隔離區之后，形成應變誘導層和硅層。因此，硅晶片的翹曲僅發生在由隔離區限定的每個區域中。換句話說，防止了硅晶片總體上大幅度彎曲。結果，可以抑制在硅層中出現的晶格缺陷。

由此，本發明提供了一種提供良好電特性的半導體器件，以及制造這種半導體器件的方法。

附圖說明

從結合附圖的以下描述，本發明的以上和其它目的、優點和特征將更加明顯，其中：

圖1是示出根據本發明的第一實施例的半導體器件的截面圖；

圖2A和2B是順序地示出根據第一實施例的半導體器件的制造方法的截面圖；

圖3A和3B是順序地示出根據第一實施例的半導體器件的制造方法的截面圖；

圖4是示出根據本發明的第二實施例的半導體器件的截面圖；

圖5A至5C是順序地示出根據第二實施例的半導體器件的制造方法的截面圖；

圖6A和6B是示出根據實施例變形的半導體器件的截面圖；

圖7是示出常規半導體器件的截面圖；

圖8是示出根據專利文獻1的半導體器件的截面圖；

圖9是示出根據專利文獻2的半導體器件的截面圖；和

圖10A至10C是順序地示出圖9中所示的半導體器件的制造方法的截面圖。

具體實施方式