[發(fā)明專利]串行周邊接口串行式閃存的傳輸方法

有效

• 申請?zhí)枺?/td>: 200710003804.7
• 申請日: 2007-01-17
• 公開（公告）號: CN101226517A
• 公開（公告）日: 2008-07-23
• 發(fā)明（設(shè)計）人: 陳宗仁
• 申請（專利權(quán)）人: 晶豪科技股份有限公司
• 主分類號: G06F13/42
• 分類號: G06F13/42
• 代理公司: 北京市柳沈律師事務(wù)所
• 代理人: 黃小臨;王志森

技術(shù)領(lǐng)域

本發(fā)明是關(guān)于一種串行周邊接口(SPI)串行式閃存的傳輸方法，尤指一種利用雙倍數(shù)據(jù)率(DDR)的串行周邊接口(SPI)串行式閃存?zhèn)鬏敺椒ā?/p>

背景技術(shù)

按，一般平行式閃存(Parallel?Flash)通常具有非常多的接腳(20以上)，用以輸入輸出數(shù)據(jù)、接收電源信號、接收地址信號以及接收控制信號。然而，在運(yùn)作時，部分的接腳并沒有被使用到。于印刷電路板(PCB)或其它類似處使用平行式閃存時，通常會具有在印刷電路板上占據(jù)過大的面積、增加系統(tǒng)的成本以及較復(fù)雜的控制電路等缺點(diǎn)。為促進(jìn)印刷電路板的設(shè)計以及降低成本，一種串行式閃存(Serial?Flash)即被發(fā)展出來。

圖1揭示一般串行周邊接口串行式閃存(SPI?Serial?Flash)10的各接腳功能。與平行式閃存相比較，串行周邊接口串行式閃存10具有較少的接腳，各接腳的功能是簡述于后。接腳SCK(serial?clock，即串行時鐘)是對串行周邊接口提供工作時鐘；指令、地址或數(shù)據(jù)輸入是于輸入時鐘的上升邊緣被鎖存，而數(shù)據(jù)則于輸入時鐘的下降邊緣被輸出。接腳SI(serial?data?input，即串行數(shù)據(jù)輸入)是將指令、地址或數(shù)據(jù)連續(xù)的輸入至串行周邊接口串行式閃存10，而此些輸入是于輸入時鐘的上升邊緣被鎖存。接腳SO(serial?dataoutput，即串行數(shù)據(jù)輸出)是將數(shù)據(jù)連續(xù)的自串行周邊接口串行式閃存10輸出，而此數(shù)據(jù)是于輸入時鐘的下降邊緣被輸出。接腳CE#(chip?enable，即致能信號)是通過由高電平到低電平的變化來致能串行周邊接口串行式閃存10，且其必需在任何指令序列輸入期間維持在低電平。接腳WP#(writeprotect，即寫入保護(hù))是用以決定進(jìn)行編程與否。接腳HOLD#(即保持信號)是在沒有重設(shè)(reset)串行周邊接口串行式閃存10的情況下將其串行通訊暫時停止。V_DD為電源供應(yīng)電壓，而V_SS則為接地電壓。

圖2揭示已知的串行周邊接口串行式閃存10讀取順序圖，如圖所示：在讀取期間時，信號CE#必須保持在低電平，讀取指令是通過執(zhí)行一八位的命令(如03H)而開始，緊接著的二十四個地址位被視為三組地址信號ADDs。讀取命令(03H)為經(jīng)由接腳SI所接收信號SCK的8個周期(從周期0至周期7)，二十四個地址位內(nèi)數(shù)據(jù)的輸出是于信號SCK的第31個周期的下降邊緣開始，直到信號CE#自低電平轉(zhuǎn)變成高電平為止，其中數(shù)據(jù)中的一個字節(jié)(八個位)需要占用到信號SCK的8個周期。在數(shù)據(jù)輸出之前，接腳SO會保持在高阻抗(HIGH?IMPEDANCE)。一般來說，串行周邊接口串行式閃存10的數(shù)據(jù)輸出速率約為50MHz(50M?bits/second)，較平行式閃存的輸出速率慢。僅具有一輸出接腳的串行周邊接口串行式閃存10雖具有較小的體積，但卻犧牲了其數(shù)據(jù)輸出速率。對串行周邊接口串行式閃存10來說，于信號SCK的一個周期中，二位的數(shù)據(jù)可經(jīng)由接腳SI輸入，亦即信號SCK的時鐘頻率限制了命令、地址以及數(shù)據(jù)的輸入，也限制了被讀取數(shù)據(jù)的輸出速率。

因此，與一般串行周邊接口串行式閃存25MHz到50MHz的操作速率比較起來，另一種增加串行周邊接口串行式閃存輸出速率的方法即被發(fā)展出來，可將其存取數(shù)據(jù)的速率提高至75MHz。為使數(shù)據(jù)輸出速率加倍，串行周邊接口串行式閃存的輸入接腳SI可于數(shù)據(jù)輸出期間被當(dāng)作另一輸出接腳使用，故可于相同的四接腳串行周邊接口串行式閃存接口上，于一個時鐘周期中輸出二位的數(shù)據(jù)。然而，此方式僅可將數(shù)據(jù)輸出速率加倍，而其它操作則仍然被時鐘頻率所限制。

有鑒于上述串行周邊接口串行式閃存的缺憾，本發(fā)明人有感其未至臻完善，遂竭盡心智，悉心研究克服，憑從事該項(xiàng)產(chǎn)業(yè)多年的經(jīng)驗(yàn)累積，進(jìn)而研發(fā)出一種串行周邊接口串行式閃存的傳輸方法，以達(dá)到增加傳輸速率的功效者。

發(fā)明內(nèi)容

由是，本發(fā)明的主要目的，即在于提供一種串行周邊接口串行式閃存的傳輸方法，其是利用雙倍數(shù)據(jù)速率(DDR)的技術(shù)，來達(dá)到增加串行周邊接口串行式閃存操作速度(包括數(shù)據(jù)輸出速率)的功效者。

為達(dá)上述目的，本發(fā)明的技術(shù)實(shí)現(xiàn)如下：