[發(fā)明專利]利用時鐘和電源網(wǎng)格標(biāo)準(zhǔn)單元設(shè)計ASIC

無效

• 申請?zhí)枺?/td>: 200680049908.5
• 申請日: 2006-12-22
• 公開（公告）號: CN101351886A
• 公開（公告）日: 2009-01-21
• 發(fā)明（設(shè)計）人: T·麥;B·米勒;S·科爾曼;S·派克
• 申請（專利權(quán)）人: 莫塞德技術(shù)股份有限公司
• 主分類號: H01L27/00
• 分類號: H01L27/00;H01L23/535;G06F17/50;H03K3/00
• 代理公司: 永新專利商標(biāo)代理有限公司
• 代理人: 過曉東

背景技術(shù)

專用集成電路(ASIC)是為特定用途定制的集成電路，也稱 為片上系統(tǒng)(SOC)。在手機，計算機，個人數(shù)據(jù)助理(PDA)中， 都能找到ASIC應(yīng)用的例子。上述例子都具有有限的功能，因此 用來完成特定的任務(wù)。與之相對的ASIC設(shè)計例子是微處理器。 微處理器被設(shè)計用來適應(yīng)多種用途。

ASIC設(shè)計的第一個步驟，通常是由一個設(shè)計工程師團隊開 始的，這些工程師確定所要實現(xiàn)的ASIC的功能需求。一旦所需 功能確定之后，設(shè)計團隊就利用硬件描述語言(HDL)編寫這個 ASIC的設(shè)計文件。制造過程的這個步驟通常稱為寄存器級(RTL) 設(shè)計。HDL用來描述電路的操作，它的設(shè)計，以及通過仿真工具 驗證電路的操作的測試模塊。接下來可以用一個邏輯綜合工具， 例如Synopsys公司的Design?Compiler_TM，將RTL設(shè)計轉(zhuǎn)變?yōu)榇? 量更低一級結(jié)構(gòu)，即標(biāo)準(zhǔn)單元的集合。

標(biāo)準(zhǔn)單元是ASIC的基本組成模塊。標(biāo)準(zhǔn)單元，通常從庫中 獲得，包括一組預(yù)先設(shè)計好的門電路。ASIC設(shè)計中所用到的標(biāo) 準(zhǔn)單元是專用于該ASIC設(shè)計的特定功能的。所得到的標(biāo)準(zhǔn)單元 和電網(wǎng)格的集合，構(gòu)成了必要的電連接，稱作門級網(wǎng)表。利用一 個布局工具處理門級網(wǎng)表，將每個標(biāo)準(zhǔn)單元一對一的放置在電路 網(wǎng)的指定位置上。根據(jù)單元設(shè)計的復(fù)雜程度，標(biāo)準(zhǔn)單元在單元內(nèi) 部布線所用的金屬層層數(shù)不同。標(biāo)準(zhǔn)單元的布局受制于多種指定 約束，因此，對標(biāo)準(zhǔn)單元的高度有特定的要求，這樣所有標(biāo)準(zhǔn)單 元的高度都必須與所要求的高度相同，或者是它的倍數(shù)。

在ASIC制造的最后階段，用一個布線工具生成標(biāo)準(zhǔn)單元和 電網(wǎng)格之間的電連接。同時，估算延時，時鐘偏移，寄生電阻和 電容，以及功耗，并用于最終的測試。在測試中，可以對設(shè)計做 改進，來提高器件的性能。一旦完成測試，設(shè)計最終提交進行芯 片制造。

設(shè)計ASIC時很重要的一部分是時鐘分布。ASIC時鐘分布網(wǎng) 絡(luò)的指標(biāo)包括版圖面積、插入延時和時鐘偏移。時鐘偏移是在同 步電路中出現(xiàn)的現(xiàn)象，當(dāng)一個時鐘信號到達電路中的不同模塊的 時間不同時，產(chǎn)生時鐘偏移。換言之，時鐘偏移發(fā)生在相對時鐘 源的時鐘插入延時對每個電路模塊不同的時候。一個時鐘信號由 時鐘電路產(chǎn)生，并通過由時鐘緩沖器和金屬線構(gòu)成的平衡網(wǎng)絡(luò)分 布在ASIC中。ASIC時鐘分布網(wǎng)絡(luò)的兩種基本結(jié)構(gòu)是時鐘主干和 時鐘樹，根據(jù)應(yīng)用，它們各自具有不同的物理和電學(xué)特性。對于 某個應(yīng)用，其中一種時鐘結(jié)構(gòu)可能比另一種更優(yōu)。

時鐘主干結(jié)構(gòu)的設(shè)計中，包括大型中心導(dǎo)體或者主干，可以 從一端或兩端驅(qū)動。主干上延伸著與其垂直的較小的分支，將時 鐘信號分配到位于主干兩側(cè)的ASIC單元中。由于主干時鐘分布網(wǎng) 絡(luò)從時鐘源到所驅(qū)動的單元的金屬路徑不等，這種結(jié)構(gòu)是不平衡 的，且根據(jù)到達每個單元的金屬路徑中不同的RC延時，在時鐘 分布中引入少量時鐘偏移。

圖1是一個時鐘主干結(jié)構(gòu)的例子150。時鐘主干結(jié)構(gòu)150， 包括一個中心導(dǎo)體110，包含與之垂直的較小的分支導(dǎo)體113， 將時鐘信號112分配到導(dǎo)體兩側(cè)的ASIC單元中。時鐘信號CLK 112首先通過一個緩沖器116，得到時鐘信號CLK’117。信號CLK’ 117經(jīng)緩沖器115和111通過導(dǎo)體110的兩端。緩沖器111是一 個可選的緩沖器，用來將時鐘偏移最小化。

樹狀結(jié)構(gòu)是一種平衡的時鐘分布結(jié)構(gòu)，通過設(shè)計使得從時鐘 源到電路單元的路徑長度相等。樹狀結(jié)構(gòu)采用一個中心分布點， 對稱分支，緩沖和子分支，將時鐘分配到各個電路單元。一個時 鐘樹也可能具有一個根和一個主干，將時鐘源輸送到第一個分支 點。時鐘樹的每個分支的金屬導(dǎo)體通常非常匹配，使得它們本身 引入時鐘分布網(wǎng)絡(luò)的時鐘偏移可以忽略。并且，對于一個產(chǎn)生低 時鐘偏移的時鐘樹，網(wǎng)絡(luò)中所有的時鐘緩沖器特征參數(shù)都必須盡 量匹配，且這些緩沖器的負(fù)載必須平衡。時鐘樹的分支對稱結(jié)構(gòu) 使得它們可以通過ASIC工具自動生成。快速生成完整的時鐘網(wǎng)絡(luò) 服從最壞情況偏移條件，這也是ASIC工具的最大缺陷，工具將時 鐘偏移最小化，致客戶時鐘樹設(shè)計中可達到的級別。