[發明專利]以對非選定字線的高效控制來讀取非易失性存儲器

有效

• 申請號: 200680047419.6
• 申請日: 2006-12-11
• 公開（公告）號: CN101361138A
• 公開（公告）日: 2009-02-04
• 發明（設計）人: 龜井輝彥
• 申請（專利權）人: 桑迪士克股份有限公司
• 主分類號: G11C16/26
• 分類號: G11C16/26
• 代理公司: 北京律盟知識產權代理有限責任公司
• 代理人: 劉國偉

技術領域

本文所描述的技術涉及非易失性存儲器。

背景技術

在各種電子裝置中使用半導體存儲器已變得更加普及。舉例來說，在蜂窩式電話、數碼相機、個人數字助理、移動計算裝置、非移動計算裝置和其它裝置中使用非易失性半導體存儲器。最普及的非易失性半導體存儲器中包含電可擦除可編程只讀存儲器(EEPROM)和快閃存儲器。

EEPROM和快閃存儲器兩者都利用浮動柵極，所述浮動柵極位于半導體襯底中的通道區上方并與之絕緣。所述浮動柵極位于源極區與漏極區之間。控制柵極提供在所述浮動柵極上并與之絕緣。晶體管的閾值電壓受保留在浮動柵極上的電荷的量控制。即，在接通晶體管以許可其源極與漏極之間的傳導之前必須施加到控制柵極的電壓的最小量受浮動柵極上的電荷的電平控制。

當對EEPROM或快閃存儲器裝置(例如，“與非”快閃存儲器裝置)進行編程時，通常將編程電壓施加到控制柵極并將位線接地。將來自通道的電子注入浮動柵極中。當電子在浮動柵極中積聚時，浮動柵極變成帶負電，且存儲器單元的閾值電壓升高，使得存儲器單元處于經編程狀態。可在第6,859,397號美國專利和第6,917,542號美國專利中找到關于編程的更多信息；上述兩個專利的全文以引用的方式并入本文中。

通常，施加到控制柵極的編程電壓作為一系列脈沖如而施加。以每一脈沖增加預定步長(step?size)的方式來增加所述脈沖的量值。在脈沖之間的周期中，實行檢驗操作。即，在每一編程脈沖之間讀取正被并行編程的每一存儲器單元的編程電平，以確定其是否等于或大于所述存儲器單元正被編程到的檢驗電平。檢驗所述編程的一種方法是在特定比較點處測試存儲器單元的源極與漏極之間的傳導。

傳導表示裝置的“接通”狀態，所述狀態對應于電流流過所述裝置的通道。“斷開”狀態對應于無電流流過源極與漏極之間的通道。通常，如果施加到控制柵極的電壓大于閾值電壓，那么快閃存儲器單元將傳導；且如果施加到控制柵極的電壓小于閾值電壓，那么存儲器單元將不傳導。通過將存儲器單元的閾值電壓設置為適當值，對于給定的一組施加電壓，可使存儲器單元傳導電流或不傳導電流。因此，通過確定存儲器單元在給定的一組電壓下是否傳導電流，可確定存儲器單元的狀態。

通過將p阱升高到擦除電壓(例如，20伏)，且使選定區塊(或其它單位)的存儲器單元的字線接地，來擦除快閃存儲器。源極線和位線是浮動的。可對整個存儲器陣列、單獨的區塊或另一單位的單元執行擦除。將電子從浮動柵極傳送到p阱區，且閾值電壓變為負。

一些快閃存儲器系統將存儲器單元分組成陣列，其經組織以使得一組位線和字線可用來尋址特定存儲器單元。在一個實例中，將存儲器單元分組成一組“與非”串。每一“與非”串包含在兩個選擇柵極(漏極側選擇柵極SGD和源極側選擇柵極SGS)之間的多個串聯晶體管。在對“與非”快閃存儲器的典型讀取和檢驗操作中，將選擇柵極(SGD和SGS)升高到約3伏，且將未選定字線升高到讀取通過(或啟用)電壓(例如，5伏)，以使晶體管作為通過柵極而操作。將選定字線連接到比較電壓，為每一讀取或檢驗操作指定所述比較電壓的電平，以便確定所涉及的存儲器單元的閾值電壓是否已達到所述電平。源極和p阱處于零伏。將選定位線預充電到(例如)0.7V的電平。如果閾值電壓高于施加到選定字線的檢驗或讀取電平，那么所涉及的位線的電位電平由于非傳導性存儲器單元而維持高電平。另一方面，如果閾值電壓低于讀取或檢驗電平，那么所涉及的位線的電位電平由于傳導性存儲器單元而降低到低電平，例如小于0.5V。通過連接到位線的感測放大器來檢測存儲器單元的狀態。

通常，在讀取操作之間且在編程操作與檢驗操作之間，字線處于0伏。在將選定字線升高到讀取比較電壓的同時，將未選定字線升高到讀取通過電壓。因為讀取通過電壓一般比讀取比較電壓大很多，所以字線是靠攏在一起的，且字線可相對較長，在將選定字線升高到讀取比較電壓而將未選定字線升高到讀取通過電壓時，耦合噪聲可出現在選定字線上。此耦合最初會使選定字線的電壓升高；然而，升高的電壓將隨著時間的過去而耗散，使得選定字線固定在所期望的讀取比較電壓。為了避免誤差，一些系統將需要延遲讀取過程，以便等待選定字線固定在所期望的讀取比較電壓。此等待會減慢讀取和/或檢驗過程。

補救上文所描述的耦合問題的一個提議是減慢未選定字線上的讀取通過電壓的上升(ramp-up)。然而，這種解決方案也減慢了讀取和檢驗過程。

另一提議是減少字線的電容性耦合。然而，為了減少字線的電容性耦合，需要使用更昂貴的材料或需要增加電路小片大小以便增加字線之間的空間。