[發明專利]在雙鑲嵌中集成多孔密封襯墊的方法和器件

有效

• 申請號: 200680043484.1
• 申請日: 2006-11-22
• 公開（公告）號: CN101443894A
• 公開（公告）日: 2009-05-27
• 發明（設計）人: E·R·恩布雷希特;S·S·帕帕羅;S·K·阿杰梅拉;S·格魯諾
• 申請（專利權）人: 德克薩斯儀器股份有限公司
• 主分類號: H01L21/4763
• 分類號: H01L21/4763
• 代理公司: 北京紀凱知識產權代理有限公司
• 代理人: 趙蓉民

發明領域

本發明一般涉及半導體器件，且更特別地，涉及在雙鑲嵌(dual damascene)中集成多孔密封襯墊的方法和器件。

背景技術

隨著半導體器件密度的增加，對用于使半導體器件互相連接的 互連層的需求也有所增加。銅已經日益成為選擇用于在使用鑲嵌工藝的 集成電路中制造互連的金屬。

互連層的線寬持續減小并且彼此間隔更加緊密，以便得到增加 的密度、更快的性能和更低的成本。為了進一步提高性能，在互連層中 使用具有較低介電常數(也稱作k值)的介電材料。然而，較低的k值導 致介電材料具有較高的孔隙度和較低的密度。隨著孔隙度增加，介電基 質(matrix)的內部多孔結構可以變得更為互連。這種高孔隙度與互連的 孔隙體積相結合可以允許材料(特別是銅)擴散或透過低k值介電材料。 因此，缺陷和失效機理可以使性能退化、器件運行壽命降低，并且甚至 導致器件完全失效。由于材料的高孔隙度和低密度，多孔低k值介電材料 的另一個問題在于，在特征部分比如溝槽或通孔被刻蝕到其中或穿過它 們之后，這些介電材料傾向于具有不規則的或非平滑的側壁。因而，隨 后所形成的和/或所淀積的材料沿低k值介電層的側壁不規則地形成。因 此，例如，由于低k值介電層側壁的不規則性，沿低k值介電層的側壁形 成具有均勻厚度的銅擴散阻擋層可能成為難題。

所需要的是這樣的器件和方法：其在基于銅的互連結構中使用 低k值介電材料，并且也緩解比如上面所描述的那些由于使用低k值介電 材料所產生的問題。

發明內容

本發明通過使用存在于溝槽區域的側壁和底部、通孔區域的側 壁上但在通孔區域的底面不存在的多孔密封襯墊，促進鑲嵌工藝過程和 半導體器件。因此，可以在鑲嵌工藝過程中使用低k多孔介電材料而不會 有其它物類，比如濕氣、金屬阻擋前體、銅、溶劑、等離子體化學物質 等等不期望地遷移到低k多孔介電基質中。另外，還提供了從導電通孔特 征部分到下層結構的低阻抗接觸。充分地除去通孔區域底面上的多孔密 封襯墊允許到下層器件的低阻抗電接觸。

根據本發明的一個方面，半導體器件采用具有多孔密封襯墊的 鑲嵌層。所示的半導體基體可以包括一個或更多個半導體器件和層，比 如晶體管器件、二極管、電容器、電阻器、電感器、金屬互連層等等。 在半導體基體上面形成包括金屬互連的金屬互連層。在互連層上面形成 介電層。隨后通過比如光刻、濕法清洗、刻蝕等技術來處理介電層以在 介電層的介電層下部內形成通孔特征部分并在介電層上部內形成溝槽特 征部分，其中設置通孔特征部分以允許與下面的金屬互連電接觸。沿孔 隙特征部分的側壁表面并且沿溝槽特征部分的側壁和底面形成多孔密封 襯墊。接下來是金屬淀積、化學機械平坦化等等，以完成與下面的金屬 互連電接觸的導電通孔和溝槽特征部分的形成。公開了其他的器件和方 法。

附圖說明

圖1A是以傳統鑲嵌工藝制造的半導體器件的橫截面圖。

圖1B是圖1A器件的另一個橫截面圖。

圖2是以傳統鑲嵌工藝制造的另一個半導體器件的橫截面圖。

圖3是按照本發明一個方面的具有低k鑲嵌介電層和多孔密封襯 墊的半導體器件的橫截面圖。

圖4是按照本發明一個方面圖示說明具有選擇性形成的多孔密封 襯墊的半導體器件的制造方法的流程圖。

圖5A-5E描述了按照圖4的方法所形成的示例性半導體器件的制 造階段。

具體實施方式

本發明的發明人意識到集成電路內器件(比如晶體管器件)的 互連(也稱作金屬化)一般是通過在電器件上面所形成的層中形成多級 互連網狀結構而實現的，由此有源器件元件被連接到其他器件以建立期 望的電路。在介電層內形成導電材料比如鋁、鋁硅合金、銅、銅合金、 銀、銀合金等等，并且將其用于在組件和器件之間提供相對低電阻的連 接。

一些導電材料，比如銅，不容易被刻蝕或圖案化。由于這個和 其他原因，通常通過淀積介電層比如層間介電層(ILD)，并且刻蝕導電 金屬被淀積到其中的溝槽和/或通孔區域來形成金屬化層。通常要求介電 層內溝槽和/或通孔區域的均勻和可控刻蝕，以便形成具有合適形狀、尺 寸和厚度的溝槽和/或通孔。隨后，執行平坦化工藝比如化學機械平坦化 (CMP)，這除去了多余的導電材料并在溝槽和/或通孔區域內留下導電 材料以用作線路、互連等等。