[發明專利]具有映射到存儲體組的端口的多端口存儲器

無效

• 申請號: 200680041314.X
• 申請日: 2006-12-08
• 公開（公告）號: CN101300558A
• 公開（公告）日: 2008-11-05
• 發明（設計）人: K·S·貝恩斯;J·B·哈爾伯特;R·B·奧斯本
• 申請（專利權）人: 英特爾公司
• 主分類號: G06F13/16
• 分類號: G06F13/16
• 代理公司: 永新專利商標代理有限公司
• 代理人: 鄔少俊;王英

1.一種存儲芯片，包括：

第一存儲體組和第二存儲體組；

映射到所述第一存儲體組而不映射到所述第二存儲體組的第一數據端口；

映射到所述第二存儲體組而不映射到所述第一存儲體組的第二數據端口；

耦合到所述第一數據端口的第一寫入緩沖器；

耦合到所述第二數據端口的第二寫入緩沖器；

耦合在所述第一數據端口和所述第一存儲體組之間、用于傳送數據的第一端口控制電路；以及

耦合在所述第二數據端口和所述第二存儲體組之間、用于傳送數據的第二端口控制電路。

2.根據權利要求1所述的存儲芯片，其中所述第一數據端口和第二數據端口為雙向數據端口。

3.根據權利要求1所述的存儲芯片，還包括：

單向端口，用于接收命令和地址信號并將它們提供給所述第一存儲體組和第二存儲體組；以及

耦合到所述第一寫入緩沖器和所述第二寫入緩沖器的第一控制電路，所述第一控制電路用于執行將所述命令和地址信號中的命令和地址提供給所述第一存儲體組和第二存儲體組和將所述命令和地址轉發到下一個存儲芯片中的一個操作。

4.根據權利要求1所述的存儲芯片，其中，所述第一端口控制電路耦合在所述第一寫入緩沖器和所述第一存儲體組之間，并且其中，所述第二端口控制電路耦合在所述第二寫入緩沖器和所述第二存儲體組之間。

5.根據權利要求1所述的存儲芯片，其中存在通過所述第一數據端口對所述第一存儲體組的并行讀寫訪問以及通過所述第二數據端口對所述第二存儲體組的并行讀寫訪問。

6.根據權利要求1所述的存儲芯片，還包括映射到第三存儲體組的第三數據端口，并且所述第一存儲體組、第二存儲體組和第三存儲體組均包括至少兩個存儲體。

7.根據權利要求1所述的存儲芯片，其中所述第一數據端口和第二數據端口為單向數據端口，并且所述存儲芯片還包括映射到所述第一存儲體組的第三數據端口以及映射到所述第二存儲體組的第四數據端口，其中所述第三數據端口和第四數據端口為單向端口。

8.根據權利要求7所述的存儲芯片，還包括耦合在所述第一數據端口和第三數據端口與所述第一存儲體組之間的第一接口電路，以及耦合在所述第二數據端口和第四數據端口與所述第二存儲體組之間的第二接口電路。

9.一種存儲芯片，包括：

第一存儲體組和第二存儲體組；

映射到所述第一存儲體組而不映射到所述第二存儲體組的第一數據端口；

選擇性地映射到所述第二存儲體組而不映射到所述第一存儲體組的第二數據端口；

選擇性地映射到所述第二存儲體組的組合命令、地址和數據端口；以及

引導電路，用于選擇所述第二數據端口和所述組合命令、地址和數據端口與所述第二存儲體組之間的映射。

10.根據權利要求9所述的存儲芯片，其中所述第一數據端口和第二數據端口為雙向數據端口。

11.根據權利要求9所述的存儲芯片，其中存在通過所述第一數據端口對所述第一存儲體組的并行讀寫訪問以及通過所述第二數據端口對所述第二存儲體組的并行讀寫訪問。

12.一種存儲系統，包括：

第一芯片，其包括存儲器控制器和第一數據端口和第二數據端口以及命令和地址端口；

各自包括多個線路的第一互連、第二互連和第三互連；

第二芯片，該芯片是存儲芯片，其包括：

第一存儲體組和第二存儲體組；

第一數據端口，其耦合到所述第一芯片的所述第一數據端口并映射到所述第一存儲體組而不映射到所述第二存儲體組；以及

第二數據端口，其耦合到所述第一芯片的所述第二數據端口并映射到所述第二存儲體組而不映射到所述第一存儲體組；

耦合到所述第一數據端口的第一寫入緩沖器；

耦合到所述第二數據端口的第二寫入緩沖器；

耦合在所述第一數據端口和所述第一存儲體組之間、用于傳送數據的第一端口控制電路；

耦合在所述第二數據端口和所述第二存儲體組之間、用于傳送數據的第二端口控制電路；

選擇性地映射到所述第二存儲體組的組合命令、地址和數據端口；以及

引導電路，用于選擇所述第二數據端口和所述組合命令、地址和數據端口與所述第二存儲體組之間的映射。