[發明專利]在薄SOI晶體管中嵌入的應變層以及其形成方法

有效

• 申請號: 200680040444.1
• 申請日: 2006-10-23
• 公開（公告）號: CN101300670A
• 公開（公告）日: 2008-11-05
• 發明（設計）人: J·亨奇爾;A·魏;M·霍斯特曼;T·卡姆勒
• 申請（專利權）人: 先進微裝置公司
• 主分類號: H01L21/336
• 分類號: H01L21/336;H01L29/786;H01L29/04;H01L21/84;H01L27/12
• 代理公司: 北京紀凱知識產權代理有限公司
• 代理人: 戈泊

技術領域

大體上，本發明是關于集成電路的形成，且詳細地說，是關于似SOI晶體管(SOI-like?transistor)類型的形成，例如完全及部分空乏的晶體管，其形成于薄半導體層中與上，且通過使用嵌入的應變層(embedded?strain?layer)而具有應變的溝道區(strained?channel?region)，以增強溝道區中的電荷載子移動率(charge?carrier?mobility)。

背景技術

集成電路的制造需要根據指定的電路布局在給定的芯片區上形成大量的電路元件。一般而言，目前實務上有多種工藝技術，其中，對于復雜的電路，例如微處理器、儲存芯片、及其類似物，由于從操作速度及/或耗電量及/或成本效率的角度看來有優異的特性，CMOS技術為目前最有前景的方法。在使用CMOS技術制造復雜的集成電路期間，有數百萬個晶體管，亦即，N型溝道晶體管與P型溝道晶體管，形成于包含結晶半導體層的襯底上。不論是N型溝道晶體管還是P型溝道晶體管，MOS晶體管都包含所謂的PN結，其是由高度摻雜的漏極及源極區的界面和配置于該漏極區及該源極區之間的反向摻雜溝道區形成。

溝道區的導電率，亦即，導電溝道的電流驅動能力，是用形成于溝道區上方且與其以薄絕緣層隔離的柵極電極控制。在因施加適當的控制電壓于柵極電極而形成導電溝道后，溝道區的導電率則取決于摻雜質濃度、多數電荷載子的移動率(mobility)，且對于溝道區在晶體管寬度方向的給定延伸部分(也被稱作溝道長度)而言，取決于源極區與漏極區之間的距離。因此，結合于施加控制電壓至柵極電極后在絕緣層下方快速產生導電溝道的能力，溝道區的整體導電率大體決定MOS晶體管的效能。因此，減少溝道長度，和減少與溝道長度有關的溝道電阻率，致使溝道長度成為用以實現提高集成電路操作速度的主要設計準則。

不過，持續縮減晶體管尺寸所涉及的許多相關問題必須加以處理以免不適當地抵消掉逐步減少MOS晶體管中的溝道長度所得到的優勢。此一方面的主要問題之一是要開發增強的光刻技術(photolithography)和蝕刻策略藉此能可靠及可重制地制成關鍵尺寸的電路元件，例如晶體管的柵極電極，用來產生新的器件。此外，漏極區及源極區在垂直方向與橫向需要高度精密的摻雜質分布以提供結合想要的溝道可控制性的低片電阻率和接觸電阻率。此外，考慮到泄露電流的控制，PN結相對于柵極絕緣層的垂直位置也是關鍵設計準則。因此，減少溝道長度也經常需要減少漏極及源極區相對于由柵極絕緣層與溝道區形成的界面的深度，因此需要精密的注入技術。根據其他的方法，外延生長區(epitaxially?grown?region，也被稱作提高的漏極區與源極區)是以對于柵極電極有指定的偏移(offset)形成以提供導電率增加的提高漏極區及源極區，同時相對于柵極絕緣層，仍維持淺PN結。

由于持續減少關鍵尺寸(亦即，晶體管的柵極長度)需要調適與上述工藝步驟有關的高度復雜加工技術而且也可能要開發新的技術，有人已提出通過增加溝道區對于給定溝道長度的電荷載子移動率也用來提高晶體管元件的溝道導電率，藉此提供實現效能改善的潛力，且能與未來技術節點的進展相容同時避免或至少推遲許多與器件縮放有關的上述工藝調適。可用來增加電荷載子移動率的有效機構之一是修改溝道區的晶格結構，例如通過在溝道區附近產生拉伸或壓縮應力以在溝道區中產生對應的應變(strain)，以致分別有被改變的空穴移動率與電子移動率。例如，在溝道區中產生拉伸應變(tensile?strain)會增加電子的移動率，其中，取決于拉伸應變的大小與方向，可增加移動率50％或更多，接著可直接轉化成導電率的對應增加量。另一方面，溝道區內的壓縮應變(compressive?strain)可增加空穴的移動率，從而提供提高P型晶體管的效能的潛力。導入應力(stress)或應變工程技術于集成電路制造為可用于下一代器件的極有前景的方法，因為，例如，應變的硅可視為是“新”型式的半導體材料，這使得制造快速強力的半導體器件成為有可能而不需昂貴的半導體材料，同時仍可使用許多公認有效的制造技術。