[發明專利]在場效應晶體管中形成不對稱疊加電容的結構和方法

有效

• 申請號: 200680036820.X
• 申請日: 2006-10-02
• 公開（公告）號: CN101647108A
• 公開（公告）日: 2010-02-10
• 發明（設計）人: 楊海寧
• 申請（專利權）人: 國際商業機器公司
• 主分類號: H01L21/336
• 分類號: H01L21/336;H01L29/76
• 代理公司: 北京市金杜律師事務所
• 代理人: 吳立明

技術領域

本發明一般涉及半導體器件處理技術，更特別地，涉及用于在場效應晶體管(FET)中形成不對稱疊加電容的結構和方法。

背景技術

在半導體器件的制造中，存在恒定推動力以增加諸如微處理器、存儲器件等的某些集成電路器件的操作速度。該推動力由消費者對于在日益增大的速度操作的計算機和其他電子設備的要求所刺激。作為針對增加的速度的要求的結果，諸如晶體管的半導體器件的尺寸不斷減少。例如，在諸如場效應晶體管(FET)的器件中，僅舉幾個例子，諸如溝道長度、結深和柵極電介質厚度的器件參數都持續按比例縮小。

通常而言，FET的溝道長度越小，晶體管將操作越快。此外，通過減少典型晶體管的組件的大小和/或規模，可以在給定量的晶片面積上制造的晶體管的密度和數量也增加，因此降低了每晶體管的總成本以及包括這種晶體管的集成電路器件的成本。

不幸地，減少晶體管的溝道長度也增加了在長溝道晶體管中相對不重要的“短溝道”效應以及“邊緣效應”。除其他之外，短溝道效應的一個例子包括當假設晶體管處于“截止”或非導通狀態時增加的漏極到源極的泄漏電流，該增加的漏極到源極的泄漏電流是由于相對于較短溝道長度而言的擴大的耗盡區引起的。此外，也會不利地影響晶體管性能的邊緣效應之一是稱為密勒電容的效應。密勒電容是寄生疊加電容(C_OV)，其是由于摻雜的多晶硅柵電極和柵極電介質引起的，其中該柵極電介質(幾乎總是)與FET的重摻雜源極/漏極區和/或輕摻雜源極/漏極擴展(SDE)區(如果存在)的導電部分疊加。

此外，由于晶體管尺寸按比例縮小，柵極到源極/漏極擴展疊加需要保持相對恒定，使得可以維持驅動電流。例如，疊加的約20nm/側的最小值是防止晶體管驅動電流(I_dsat)下降所必需的。當疊加太小時，在擴展和溝道之間將創建高阻區。隨著器件變得更小，源極擴展到漏極擴展的距離變得更窄，導致了嚴重的擊穿問題。

因此，期望能夠制造一種FET器件，其在器件的柵極和源極之間維持低串聯電阻，而同時最小化由于過度的柵極到漏極的疊加形成的不利結果，例如短溝道效應、熱載流子效應、擊穿和寄生密勒電容。

發明內容

通過用于形成用于半導體器件的不對稱隔離物(spacer)結構的方法克服或減輕了現有技術的上述缺陷和不足。在示范性實施方式中，該方法包括在置于半導體襯底之上的至少一對相鄰隔開的柵極結構之上形成隔離物層。柵極結構被隔開，使得所述隔離物層在柵極結構之間的區域中以第一厚度形成并且在別處以第二厚度形成，第二厚度大于所述第一厚度。蝕刻隔離物層，使得針對該一對相鄰隔開的柵極結構形成不對稱隔離物結構。

在另一實施方式中，用于形成用于半導體器件的場效應晶體管(FET)結構的方法包括在半導體襯底之上形成至少一對相鄰隔開的柵極結構，以及在相鄰隔開的柵極結構之上形成隔離物層。柵極結構被隔開，使得所述隔離物層在柵極結構之間的區域中以第一厚度形成并且在別處以第二厚度形成，所述第二厚度大于所述第一厚度。蝕刻隔離物層使得形成與該一對相鄰隔開的柵極結構的側壁相鄰的不對稱隔離物結構，以及使襯底注入有根據不對稱隔離物結構而具有不對稱特征的摻雜區。

在又一實施方式中，用于形成用于半導體器件的場效應晶體管(FET)結構的方法包括在半導體襯底之上形成至少一對相鄰隔開的柵極結構，形成鄰近該一對相鄰隔開的柵極結構的側壁的偏移隔離物，以及在襯底中形成擴展區。在偏移隔離物、柵極結構和襯底之上形成第二隔離物層。對第二隔離物層進行中性物類(neutralspecies)的單個的、有角度的離子注入，該有角度的離子注入源自單一方向。蝕刻第二隔離物層，其中對進行所述有角度的離子注入的第二隔離物層的部分以快于其未暴露部分的速率進行蝕刻，從而形成鄰近偏移隔離物的不對稱第二隔離物。然后使襯底注入有源極和漏極區。

在又一實施方式中，場效應晶體管(FET)器件包括：在半導體襯底之上形成的柵極結構；在柵極結構的側壁上形成的第一對隔離物結構；以及鄰近第一對隔離物結構形成的第二對隔離物結構，第二對隔離物結構相對彼此具有不對稱厚度。在柵極結構的一側注入源極區及其擴展，以及在柵極結構的另一側注入漏極區及其擴展。根據第二對隔離物結構的所述不對稱厚度，源極區的擴展的長度與漏極區的擴展的長度不同。

附圖說明

參照示范性附圖，其中類似元件在多個附圖中以類似標號標記：

圖1至圖3是示出根據本發明示范性實施方式的FET器件中不對稱源極和漏極疊加區的形成的一系列截面圖；