[發明專利]包括應變超晶格和上覆應力層的半導體器件以及相關方法

無效

• 申請號: 200680025737.2
• 申請日: 2006-07-14
• 公開（公告）號: CN101288174A
• 公開（公告）日: 2008-10-15
• 發明（設計）人: 羅伯特·J·梅爾斯;斯科特·A·柯瑞普斯
• 申請（專利權）人: 梅爾斯科技公司
• 主分類號: H01L29/15
• 分類號: H01L29/15;H01L29/10;H01L21/8234;H01L21/336
• 代理公司: 中國國際貿易促進委員會專利商標事務所
• 代理人: 秦晨

技術領域

[0001]本發明涉及半導體的領域，尤其涉及基于能帶工程以及相關方法具有增強性質的半導體。

背景技術

[0002]已經提出結構和技術以增強半導體器件的性能，例如通過增強電荷載流子的遷移率。例如，Currie等人的美國專利申請2003/0057416號公開硅、硅鍺和松散硅的應變材料層，并且也包括否則將引起性能退化的無雜質區。上部硅層中產生的雙軸應變更改載流子遷移率，允許更高速度和/或更低功率器件。Fitzgerald等人的發表的美國專利申請2003/0034529號公開一種同樣基于類似應變硅技術的CMOS反相器。

[0003]Takagi的美國專利6,472,685B2號公開一種半導體器件，包括夾在硅層之間的硅和碳層，使得第二硅層的導帶和價帶接收拉伸應變。具有較小有效質量并且已經由施加到柵電極的電場引起的電子限制在第二硅層中，從而斷言n通道MOSFET以具有較高的遷移率。

[0004]Ishibashi等人的美國專利4,937,204號公開一種超晶格，其中少于八個單層，并且包含片段或二元化合物半導體層的多個層交替外延生長。主電流的方向垂直于超晶格的層。

[0005]Wang等人的美國專利5,357,119號公開一種具有通過減少擴散在超晶格中的合金而實現的較高遷移率的Si-Ge短周期超晶格。按照如此方法，Candelaria的美國專利5,683,934號公開一種包括通道層的增強遷移率MOSFET，通道層包含硅與以將通道層置于拉伸應力下的百分比替代地存在于硅晶格中的第二金屬的合金。

[0006]Tsu的美國專利5,216,262號公開一種量子阱結構，包括兩個勢壘區和夾在勢壘之間的薄的外延生長的半導體層。每個勢壘區包括SiO₂/Si的交替層，厚度通常在二至六個單層的范圍內。更厚的硅部分夾在勢壘之間。

[0007]同樣是Tsu的并且在2000年9月6日由應用物理和材料科學&處理，pp.391-402在線發表的、標題為“Phenomena?in?siliconnanostructure?devices(硅納米結構器件中的現象)”的論文公開一種硅和氧的半導體原子超晶格(SAS)。公開在硅量子和發光器件中有用的Si/O超晶格。特別地，構造并測試綠色電致發光二極管結構。二極管結構中的電流是垂直的，也就是，垂直于SAS的層。公開的SAS可以包括由吸附物種例如氧原子和CO分子分離的半導體層。吸附的氧單層之外的硅生長描述為具有相對低缺陷密度的外延生長。一個SAS結構包括1.1nm厚的硅部分，即大約八個硅原子層，并且另一個結構具有該硅厚度的兩倍。在物理評論快報，Vol.89，No.7(2002年8月12日)中發表的、Luo等人的標題為“ChemicalDesign?of?Direct-Gap?Light-Emitting?Silicon(直接帶隙發光硅的化學設計)”的論文進一步討論Tsu的發光SAS結構。

[0008]Wang、Tsu和Lofgren的公開國際申請WO?02/103,767A1公開一種由薄的硅和氧、碳、氮、磷、銻、砷或氫制成的勢壘構建塊，從而減小垂直流過晶格的電流多于四個數量級。絕緣層/勢壘層允許低缺陷的外延硅緊靠著絕緣層而沉積。

[0009]Mears等人的公開英國專利申請2,347,520公開，非周期光子帶隙(APBG)結構的原理可以適用于電子帶隙工程。特別地，該申請公開可以設計材料參數，例如能帶最小值的位置、有效質量等以產生具有期望能帶結構特征的新的非周期材料。其他參數，例如電導率、熱導率和介電常數或磁導率公開為也能夠設計到材料中。

[0010]盡管關于材料工程進行大量努力以增加半導體器件中電荷載流子的遷移率，但是仍然存在對于更大改進的需求。更大的遷移率可以增加器件速度和/或減小器件功耗。具有更大的遷移率，也可以維持器件性能，盡管向較小器件和新器件構造的連續移動。

發明內容

[0011]考慮到前述背景，因此，本發明的目的在于提供一種具有增強工作特性半導體器件。

[0012]根據本發明的該和其他目的、特征和優點由一種半導體器件提供，其可以包括包含多個層疊層組的應變超晶格層，以及位于應變超晶格層上面的應力層。更特別地，應變超晶格層的每個層組可以包括限定基礎半導體部分的多個層疊基礎半導體單層，以及限制在相鄰基礎半導體部分的晶格內的至少一個非半導體單層。