[發明專利]具有干擾補償的信號處理

無效

• 申請號: 200680020919.0
• 申請日: 2006-05-30
• 公開（公告）號: CN101194425A
• 公開（公告）日: 2008-06-04
• 發明（設計）人: 維勒布羅德斯·G·特拉;揚·H·漢斯特拉;埃德溫·沙佩東克
• 申請（專利權）人: NXP股份有限公司
• 主分類號: H03M1/10
• 分類號: H03M1/10;H04N5/911
• 代理公司: 中科專利商標代理有限責任公司
• 代理人: 朱進桂

1.一種信號處理裝置(VDD；VPR)，用于減少輸入信號(YA)中的周期性干擾信號分量以獲得期望的信號，所述信號處理裝置包括：

第一電路(SWM1，C1-C13)，用于基于時間間隔(BLI)期間的輸入信號(YA)而存儲表示周期性干擾信號的至少一個周期的干擾表示信號(S1-S13)，所述期望的信號在所述時間間隔(BLI)期間具有預定義的特性，以及

第二電路(SWM2，SUB)，用于基于所述干擾表示信號(S1-S13)為所述周期性干擾信號重復地提供補償。

2.根據權利要求1所述的信號處理裝置，所述第一電路包括：

采樣-保持電路(SH1)，用于對輸入信號(YA)進行采樣；以及

存儲單元陣列(C1-C13)，用于存儲在時間間隔(BLI)內所獲得的輸入信號(YA)的采樣，所述輸入信號(YA)在所述時間間隔(BLI)中具有預定義的特性。

3.根據權利要求2所述的信號處理裝置，所述采樣-保持電路(SH1)被設置為以采樣頻率(26.63MHz)進行采樣，所述采樣頻率(26.63MHz)大約是輸入信號(YA)中的周期性干擾信號的頻率(24.58MHz)的N/M倍，N和M是整數值。

4.根據權利要求2所述的信號處理裝置，所述第一電路被設置為基于輸入信號(YA)的連續采樣的各個組來產生干擾表示信號(S1-S13)，所述輸入信號(YA)的連續采樣的各個組是在時間間隔(BLI)內獲得的，所述輸入信號(YA)在所述時間間隔(BLI)中具有預定義的特性，所述各個組中的每一個組與所述周期性干擾信號的周期相對應。

5.根據權利要求2所述的信號處理裝置，其中

所述第一電路包括寫入裝置(SWM1)，該寫入裝置用于把輸入信號(YA)的各個采樣寫入存儲單元陣列(C1-C13)中的各個存儲單元，所述輸入信號(YA)的各個采樣是在時間間隔(BLI)內獲得的，所述期望的信號在所述時間間隔(BLI)期間具有預定義的特性；以及

所述第二電路包括讀取裝置(SWM2)，該讀取裝置用于循環地讀取存儲在所述存儲單元陣列(C1-C13)中的輸入信號(YA)的各個采樣，以產生干擾補償信號(ISC)。

6.根據權利要求1所述的信號處理裝置，所述信號處理裝置包括：

處理器(CTRL)，被耦合成接收易于通過串擾引起周期性干擾信號的時鐘信號(CKS)，所述處理器(CTRL)被設置為在時間間隔(BLI)內與在該時間間隔(BLI)外具有基本類似的活動等級，輸入信號(YA)在所述時間間隔(BLI)中具有預定義的特性。

7.一種用于減少輸入信號(YA)中的周期性干擾信號分量以獲得期望的信號的方法，所述方法包括：

干擾確定步驟，其中，基于時間間隔(BLI)期間的輸入信號(YA)而存儲表示周期性干擾信號的至少一個周期的干擾表示信號(S1-S13)，所述期望的信號在所述時間間隔(BLI)期間具有預定義的特性；以及

干擾補償步驟，其中，基于所述干擾表示信號(S1-S13)，為所述周期性干擾信號重復地提供補償。

8.一種包括指令集的計算機程序產品，當把所述指令集加載到信號處理裝置時，所述信號處理裝置能夠執行根據權利要求7所述的方法。

9.一種信息表現系統(VDS)，包括根據權利要求1所述的信號處理裝置(VDD)以及一種信息表現設備(DPL)，所述信息表現設備(DPL)用于表現由所述信號處理裝置提供的輸出信號。