[發明專利]具有前端的NICAM編碼器無效
| 申請號: | 200680013835.4 | 申請日: | 2006-04-28 |
| 公開(公告)號: | CN101164239A | 公開(公告)日: | 2008-04-16 |
| 發明(設計)人: | 魯希阿諾·佐索;阿蘭·P.·秦;大衛·P.·萊斯特 | 申請(專利權)人: | 飛思卡爾半導體公司 |
| 主分類號: | H03M1/12 | 分類號: | H03M1/12 |
| 代理公司: | 中國國際貿易促進委員會專利商標事務所 | 代理人: | 王以平 |
| 地址: | 美國得*** | 國省代碼: | 美國;US |
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| 摘要: | |||
| 搜索關鍵詞: | 具有 前端 nicam 編碼器 | ||
技術領域
本發明涉及立體聲音頻編碼器,更具體地,涉及NICAM編碼裝置。
背景技術
準瞬時壓縮擴展音頻復用(NICAM)編碼是由BBC研究中心在1980年代早期開發的。其主要目的是為了提高聲音質量,提供多通道的數字聲音或者數據,并與其他TV立體聲系統相比提高在難接收區域的重現性,而在同時保持與現有服務的兼容性。NICAM?728首先被應用于英國TV系統(PAL?I)并隨后應用于PAL?B/G以及SECAML。在審查了若干種方法之后,在1980年代晚期,ITU推薦在使用PAL和SECAM電視系統的國家將NICAM用于數字多音傳輸。
NICAM編碼是部分數字和部分模擬的。圖1為現有技術的具有立體聲音頻系統10的復合視頻的概要框圖,立體聲音頻系統10具有模擬濾波器12、雙通道模擬-數字轉換器(ADC)14、數字聲音NICAM編碼器16、模擬QPSK發送器18、和RF調制器20。模擬濾波器12分別對二個聲音輸入22和24進行濾波,并分別在輸出26和28輸出濾波信號。模擬濾波器12的輸出26和28輸入至雙通道ADC14。ADC14在34(CLK1)接收第一時鐘,并在ADC輸出30和32將ADC輸入26和28的信號分別轉換成相應的數字信號。如所示出的,雙通道ADC14具有14位的分辨率。數字聲音編碼器16在38(CLK2)接收第二時鐘并根據NICAM標準將編碼器輸入30和32上的信號處理成編碼器輸出端36的數字編碼信號。然后,編碼器輸出36被輸入至模擬QPSK發送器18。QPSK表示正交移相鍵控。模擬QPSK發送器18在42(CLK3)接收第三時鐘且QPSK將在輸入36接收到的信號調制到輸出40上。輸出40上的QPSK調制信號然后經RF調制器20與信號線44上的復合視頻合成。然后RF調制器將合成的QPSK調制信號和復合視頻RF調制到RF調制器輸出46。
進一步關于圖1中的系統,可以對二個輸入在模擬域或者數字域中進行預加重。二個輸入信號通過ADC14以32kHz的采樣率(CLK1)被數字化為14位分辨率。采樣被分成32個14位數據的塊,等價于1ms的時長。在數字聲音編碼器16,每塊采樣以相同比例因子被壓縮擴展至10比特。然后對每個10比特采樣增加一比特奇偶校驗位,用于錯誤檢查和比例因子指示的目的。左聲道和右聲道數據然后被多路復用,對比特位根據NICAM標準中所述的交錯模式(interleavepattern)進行交錯,從而形成704比特的塊。然后將8比特的幀對齊字、5比特的控制信息以及11比特的附加數據加在704比特數據塊的開始部分,從而形成728比特的幀。例如,每個幀每1毫秒在信號線36上串行傳輸。總的比特率為728Bit/s,對應于時鐘38(CLK2)。比特流然后被加擾(scramble)(除屬于幀對齊字的比特位外),轉換成以二個364kHz(符號速率)采樣的1比特同相(in-phase)和正交(quadrature)的數據流,差分編碼并用時鐘42(CLK3)通過QPSK傳輸裝置18QPSK調制在用于PAL?I的6.552MHz副載波或者用于PAL?B、G和H以及SECAML?L的5.85MHz副載波上。然后,QPSK調制的音頻信號40與復合視頻44合成并利用RF調制器20進行RF調制。RF調制器在VHF和/或UHF頻道上產生RF信號46。
圖1的系統的缺點在于需要多個系統時鐘。即,圖1的NICAM編碼器需要多個時鐘(例如,CLK1、CLK2、CLK3等),分別由不同的晶體振蕩器和鎖相環(PLL)產生。例如,對于包含sigma-delta立體聲ADC的雙通道ADC,ADC通常由4.096MHz的時鐘驅動(對應于過采樣率(oversampling?rate)128)。QPSK編碼器的比特率和符號速率分別為728kbit/s和364?kbaud。副載波頻率對于PAL?I為6.552MHz,而對于PAL?B、G和H及SECAM?L為5.85MHz。注意,這些時鐘不易彼此相關,即,難以從同一時鐘、例如音頻/視頻芯片中常見的27MHz時鐘或者其倍頻、或者適合于單片實現的24MHz時鐘導出,其中24MHz時鐘允許易于產生用于RF調制器集成電路的4MHz時鐘。另外,需要使用PLL的缺點在于,PLL需要額外的面積以及用于接地和電源供給的管腳。而且,由于晶體振蕩器和PLL為模擬模塊,不易于移植。因而增加了編碼器額外的復雜度并轉化為額外的整體成本。
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