[發明專利]具有多個存儲器層的部分實施的包含解碼兼容性的集成電路存儲器陣列配置

有效

• 申請號: 200680010795.8
• 申請日: 2006-03-31
• 公開（公告）號: CN101164118A
• 公開（公告）日: 2008-04-16
• 發明（設計）人: 盧卡·G·法索利;羅伊·E·朔伊爾萊因
• 申請（專利權）人: 桑迪士克3D公司
• 主分類號: G11C15/02
• 分類號: G11C15/02;G11C5/06;G11C8/00
• 代理公司: 北京律盟知識產權代理有限責任公司
• 代理人: 劉國偉

1.一種集成電路，其包括：

存儲器陣列，其具有用于第一存儲器層和，如果實施的話，第二存儲器層的第一類型的各自多個陣列線；

多個I/O總線；

用于所述第一和第二存儲器層兩者的多個層選擇器電路，每一層選擇器電路響應于相關聯的啟用信號，用于將相關聯的存儲器層上的各自陣列線耦合到相關聯的一組所述I/O總線中的各自I/O總線；

控制電路，其用于選擇性地啟用某些層選擇器電路，所述控制電路是可配置的，且所述層選擇器電路經配置以將所實施的存儲器層上的各自陣列線耦合到每一各自I/O總線，而不管是否實施所述第二存儲器層。

2.根據權利要求1所述的集成電路，其中：

給定的I/O總線有時耦合到所述第一存儲器層上的陣列線，且當實施所述第二存儲器層時在其它時間耦合到所述第二存儲器層上的陣列線，或者當未實施所述第二存儲器層時在此類其它時間耦合到所述第一存儲器層上的陣列線。

3.根據權利要求1所述的集成電路，其中通過對配置存儲器進行編程來配置所述控制電路。

4.根據權利要求1所述的集成電路，其中通過在與所述第二存儲器層相關聯的層上存在或缺乏一特征來配置所述控制電路。

5.根據權利要求1所述的集成電路，其中：

所述第一類型的陣列線包括位線；

所述存儲器陣列進一步包括多個字線，每一字線在一個或一個以上字線層的每一者上包括字線片段。

6.根據權利要求5所述的集成電路，其進一步包括字線解碼器，所述字線解碼器具有與所述第二存儲器層是否實施無關的配置。

7.根據權利要求1所述的集成電路，其中所述多個層選擇器電路包括：

第一類型的層選擇器電路，其用于將所述第一存儲器層上的陣列線耦合到第一組所述I/O總線；

第二類型的層選擇器電路，其用于將所述第二存儲器層上的陣列線耦合到所述第一組所述I/O總線；

第三類型的層選擇器電路，其用于將所述第一存儲器層上的陣列線耦合到第二組所述I/O總線；以及

第四類型的層選擇器電路，其用于將所述第二存儲器層上的陣列線耦合到所述第二組所述I/O總線。

8.根據權利要求7所述的集成電路，其中：

所述存儲器陣列配置為存儲器區塊；且

每一存儲器區塊包含響應于單一列選擇信號的所述第一類型和第三類型的層選擇器電路，且進一步包含響應于單一列選擇信號的所述第二類型和第四類型的層選擇器電路。

9.根據權利要求7所述的集成電路，其中：

所述第一類型的每一各自層選擇器電路和所述第三類型的每一各自層選擇器電路共享第一組啟用信號中的各自一者；

所述第二類型的每一各自層選擇器電路和所述第四類型的每一各自層選擇器電路共享第二組啟用信號中的各自一者，所述第二組啟用信號當不實施所述第二存儲器層時被禁用。

10.根據權利要求9所述的集成電路，其中：

如果實施所述第二存儲器層，那么所述第一和第二組啟用信號響應于相關聯的地址，借此針對一半所述可能的地址將所述第一層上的陣列線耦合到所述第一和第二組I/O總線兩者，且針對另一半所述可能的地址將所述第二層上的陣列線耦合到所述第一和第二組I/O總線兩者；且

如果不實施所述第二存儲器層，那么禁用所述第二組啟用信號，且所述第一組啟用信號響應于相關聯的地址，借此針對所有可用的剩余地址將所述第一層上的陣列線耦合到所述第一和第二組I/O總線兩者。

11.根據權利要求7所述的集成電路，其中：

所述存儲器陣列配置為存儲器區塊；且

每一存儲器區塊包含所述第一類型或所述第二類型但不是兩者的層選擇器電路。

12.根據權利要求7所述的集成電路，其中：

所述第一類型的每一各自層選擇器電路和所述第四類型的每一各自層選擇器電路共享第一組啟用信號中的各自一者；

所述第二類型的每一各自層選擇器電路和所述第三類型的每一各自層選擇器電路共享第二組啟用信號中的各自一者。