[發明專利]微處理器結構

有效

• 申請號: 200680003622.3
• 申請日: 2006-02-07
• 公開（公告）號: CN101124569A
• 公開（公告）日: 2008-02-13
• 發明（設計）人: 里昂·大衛·瓦爾德曼
• 申請（專利權）人: ClearSpeed科技公司
• 主分類號: G06F15/78
• 分類號: G06F15/78;G06F15/80
• 代理公司: 深圳創友專利商標代理有限公司
• 代理人: 江耀純

技術領域

本發明涉及微處理器結構，且明確地說涉及包含SIMD處理器陣列的處理器的結構。

背景技術

附圖的圖1說明先前考慮的微處理器結構，其包含單指令多數據(SIMD)處理器陣列。所述處理器包含串行處理器10，其可操作以處理非并行指令，例如獲取指令以及執行分支和計算。所述結構還包含處理元件20的SIMD陣列19，所述處理元件20由陣列控制器12控制。陣列控制器12由串行處理器10控制。

串行處理器10從指令高速緩沖存儲器(未圖示)接收指令流。串行處理器10接著執行檢索到的串行指令。串行處理器10向陣列控制器12發出SIMD指令，陣列控制器12對接收到的SIMD指令進行解碼并區分優先次序，且將適當的控制信號發送到處理元件(PE)20的SIMD陣列19。SIMD陣列19以已知方式操作，使得所有處理元件對特定于PE20的數據實行相同指令。

如圖1所說明，SIMD陣列19包括經布置以并行操作的處理器元件(PE)20的陣列。SIMD陣列19中的每一PE20含有算術邏輯單元(ALU)22、寄存器文件24、PE存儲器26和輸入/輸出(I/O)單元26。SIMD陣列19以同步方式操作，其中每一PE20與其它PE在相同時間執行相同指令，但使用特定于個別PE的數據。PE中的這些執行單元中的每一者執行特定任務：ALU22執行算術功能，寄存器文件24存儲供ALU22使用并用于與內部PE存儲器26進行傳遞的數據，且I/O單元26處置PE存儲器26與外部存儲器(未圖示)之間的數據傳遞。PE數據存儲在PE存儲器26中并使用寄存器文件24傳遞到ALU22。陣列控制器12向陣列19發出指令，所述指令促使在I/O單元28、PE存儲器26、寄存器文件24與ALU22之間傳遞數據，且陣列控制器12還發出對ALU22中的數據進行操作的指令。

先前考慮的結構存在一些缺點。指令保存在待由PE執行的一個隊列中，這可導致處理過程中產生較大延遲。并且，在任一個指令的執行期間，僅占用每一PE20的一個執行單元。舉例來說，如果指令是將兩個數字相乘，那么僅每一PE20的ALU22在工作。或者，如果指令是從外部存儲器獲取數據項，那么僅每一PE20的I/O28在工作。

因此，需要提供可克服這些缺點的技術。

發明內容

根據本發明的一個方面，提供一種微處理器結構，其包括：

多個處理元件，其布置在執行單元的單指令多數據SIMD陣列中，所述執行單元中的每一者可操作以處理特定指令類型的指令；

串行處理器，其包含多個執行單元，所述執行單元中的每一者可操作以處理特定指令類型的指令；以及

指令控制器，其可操作以接收多個指令，并依據接收到的指令的指令類型將接收到的指令分配到SIMD陣列和串行處理器的執行單元，

其中串行處理器的執行單元可操作以并行地處理各自的指令。

根據本發明的另一方面，提供一種微處理器結構，其包括：

多個處理元件，其布置在單指令多數據SIMD陣列中，其中每一處理元件包含多個執行單元，所述執行單元中的每一者可操作以處理特定指令類型的指令；以及

指令控制器，其可操作以接收多個指令，并依據接收到的指令的指令類型將接收到的指令分配到處理元件的執行單元，

其中每一處理元件的執行單元可操作以并行地處理各自的指令。

根據本發明的另一方面，提供一種微處理器結構，其包括：

多個處理元件，其布置在執行單元的單指令多數據SIMD陣列中；以及

串行處理器，其包含多個執行單元，所述執行單元中的每一者可操作以處理特定指令類型的指令，

其中串行處理器的執行單元中的一者是可操作以存儲用于由串行處理器的執行單元中的至少另一者處理的數據的寄存器單元，且

其中所述寄存器單元包含多組寄存器，所述組與各自的處理線程相關聯。

根據本發明的另一方面，提供一種在處理器的執行單元中執行指令的方法，所述處理器包含處理元件的單指令多數據陣列，所述執行單元可操作以處理各自指令類型的指令，所述方法包括：

接收指令流；

依據指令類型將接收到的指令分配到執行單元，使得執行單元可操作以彼此并行地處理各自的指令。

附圖說明

圖1是先前考慮的SIMD處理器結構的示意方框圖；

圖2和3是說明體現本發明的各個結構的主要元件的示意方框圖；

圖4是圖2和3的結構的一部分的示意方框圖；和