[實用新型]一種單端輸入的遲滯比較電路

無效

• 申請號: 200620163357.2
• 申請日: 2006-12-01
• 公開（公告）號: CN200976574Y
• 公開（公告）日: 2007-11-14
• 發明（設計）人: 鄒雪城;劉政林;鄭朝霞;鄒志革;詹昶
• 申請（專利權）人: 華中科技大學
• 主分類號: H03K5/24
• 分類號: H03K5/24
• 代理公司: 華中科技大學專利中心
• 代理人: 曹葆青

1、一種單端輸入的遲滯比較電路，其特征在于：該遲滯比較電路包括用于產生閾值電壓V_TH和進行比較的閾值電壓產生環路(1)，以及用于產生遲滯電壓V_HYS的正反饋支路(2)；其中，

正反饋支路(2)由電流源I3和開關SW串聯構成；

閾值電壓產生環路(1)包括PMOS管P1、P2、NMOS管N3、N4和電流源I1、I2，PMOS管P1的柵極作為輸入端CTRL，其漏極接地，源極與NMOS管N3的源極相接并連接到正反饋支路的開關SW，開關SW的另一端接電流源I3的輸出端；NMOS管N3的柵極與漏極相連后又分別連接到NMOS管N4的柵極和電流源I1的輸出端；NMOS管N4的漏極接電流源I2的輸出端，源極與PMOS管P2的源極相連；PMOS管P2的柵極和漏極接地；電流源I1、I2和I3的輸入端均與電源V_DD相接。

2、根據權利要求1所述的遲滯比較電路，其特征在于：所述閾值電壓產生環路(1)還包括NMOS管N5，NMOS管N5的柵極和漏極相接后，接到NMOS管N3的柵極，NMOS管N5的源極則連接到NMOS管N4的漏極。

3、根據權利要求1或2所述的遲滯比較電路，其特征在于：該電路還包括電流源產生支路(3)和輸出支路(4)；其中，

閾值電壓產生環路(1)中的電流源I1、I2為PMOS管P13、P14，PMOS管P13和P14的柵極與電流源產生支路(3)的輸出端相連，PMOS管P13的漏極接NMOS管N3的漏極，其源極接電源V_DD；PMOS管P14的漏極接NMOS管N4的漏極，其源極接電源V_DD；

電流源產生支路(3)由PMOS管P6、P7和電阻R1構成；電阻R1的一端接地，另一端接到PMOS管P7的漏極；PMOS管P7的柵極接地，源極接到PMOS管P6的漏極和柵極；PMOS管P6的源極接電源V_DD，柵極與漏極相接后作為電流源產生支路(3)的輸出端，該輸出端將偏置電位分別連接到PMOS管P8～P11，P13和P14的柵極；

輸出支路(4)由PMOS管P15和電阻R5組成，PMOS管P15的源極接電源V_DD，柵極作為輸出支路(4)的輸入端與閾值電壓產生環路(1)中的NMOS管N4的漏極相接，PMOS管P15的漏極則與電阻R5的一端相接后，作為輸出支路(4)的輸出端，該輸出端依次經過第一級反相器INV1和第二級反相器INV2作為整個電路的輸出端；電阻R5的另一端接地；

正反饋支路(2)中的電流源I3由PMOS管P8～P11依次串聯構成，開關SW為PMOS管P12；由PMOS管P8～P11依次串聯后構成的PMOS管的源極接電源V_DD，柵極接到電流源產生支路(3)中的PMOS管P6的柵極，漏極接到PMOS管P12的源極；PMOS管P12的漏極與閾值電壓產生環路(1)中的NMOS管N3的源極相接，其柵極與第一級反相器INV1的輸出端相連。

4、根據權利要求3所述的遲滯比較電路，其特征在于：所述閾值電壓產生環路(1)還包括作為負載的電阻R3、R4，電阻R3的一端與PMOS管P13的漏極相接，另一端與NMOS管N3的漏極相接，電阻R4的一端與PMOS管P14的漏極相接，另一端與NMOS管N4的漏極相接；

正反饋支路(2)還包括電阻R2，電阻R2的一端與PMOS管P12的漏極相接，電阻R2的另一端與閾值電壓產生環路(1)中的NMOS管N3的源極相連。

5、根據權利要求3所述的遲滯比較電路，其特征在于：所述閾值電壓產生環路(1)還包括NMOS管N5，NMOS管N5的柵極和漏極相接后，接到NMOS管N3的柵極，NMOS管N5的源極則連接到NMOS管N4的漏極。

6、根據權利要求5所述的遲滯比較電路，其特征在于：所述閾值電壓產生環路(1)還包括作為負載的電阻R3、R4，電阻R3的一端與PMOS管P13的漏極相接，另一端與NMOS管N3的漏極相接，電阻R4的一端與PMOS管P14的漏極相接，另一端與NMOS管N4的漏極相接。