[實用新型]高速串行時分復用總線

無效

• 申請號: 200620162564.6
• 申請日: 2006-12-30
• 公開（公告）號: CN200994146Y
• 公開（公告）日: 2007-12-19
• 發明（設計）人: 劉瑞寬
• 申請（專利權）人: 中國電子科技集團公司第五十研究所
• 主分類號: H04L12/40
• 分類號: H04L12/40;H04L5/22
• 代理公司: 上海專利商標事務所有限公司
• 代理人: 左一平

1、高速串行時分復用總線，與通信系統的主模塊和從模塊連接；所述的主模塊和從模塊均包含ST-BUS總線控制器、半雙工同步通信控制器；其中：主模塊的ST-BUS總線控制器發起并維護ST-BUS，從模塊的ST-BUS總線控制器按照所分配的時隙進行工作；所述的半雙工同步通信控制器還包括介質訪問控制層和邏輯鏈路控制層，主模塊的半雙工同步通信控制器發起并維護該通信鏈路，介質訪問控制層采用令牌傳遞總線方式，邏輯鏈路控制層采用高級數據鏈路控制協議；其特征在于，所述的總線與所述的ST-BUS總線控制器、半雙工同步通信控制器雙向連接；

所述的總線包括：

幀同步信號線由主模塊發出；

位同步信號線C_i：由主模塊發出，各從模塊接收，用于同步接收數據；

下行數據線ST_O：由主模塊發出，各從模塊嚴格按所配置的時隙從下行數據ST_O上接收數據；

上行數據線ST_i：各從模塊嚴格按所配置的時隙發送數據到上行數據線STi上；

半雙工同步通信時鐘線CLK：主模塊發出，各從模塊接收；

半雙工同步通信數據線DATA_b：各模塊采用令牌傳遞總線方式占用信道。

2、根據權利要求1所述的高速串行時分復用總線，其特征在于，所述的ST-BUS總線控制器使用支持LVDS接口的可編程邏輯單元實現，在各模塊與設備總線接口處使用支持BLVDS接口的緩沖器進行隔離和驅動。

3、根據權利要求1所述的高速串行時分復用總線，其特征在于，所述的半雙工同步通信控制器由各主從模塊中已嵌入串行通信控制器，并支持HDLC協議的嵌入式微處理器與支持LVDS接口的可編程邏輯單元共同實現；或者使用通用嵌入式微處理器控制專用串行通信控制器芯片結合支持LVDS接口的可編程邏輯單元FPGA共同實現，并在各模塊與設備總線接口處使用支持BLVDS接口的緩沖器進行隔離和驅動。

4、根據權利要求1所述的高速串行時分復用總線，其特征在于，所述的幀同步信號線的周期為125us，其脈沖寬度隨速率不同而不同。

5、根據權利要求1所述的高速串行時分復用總線，其特征在于，所述的半雙工同步通信時鐘線CLK的速率為64Kbps～2.048Mbps。

6、根據權利要求1所述的高速串行時分復用總線，其特征在于，所述的半雙工同步通信數據線DATA_b的速率為64Kbps～2.048Mbps。

7、根據權利要求1所述的高速串行時分復用總線，其特征在于，所述的總線由六對線構成。