[實用新型]基于DSP芯片的靜止同步補償器魯棒非線性控制裝置

無效

• 申請號: 200620151316.1
• 申請日: 2006-11-16
• 公開（公告）號: CN200972590Y
• 公開（公告）日: 2007-11-07
• 發明（設計）人: 馬幼捷;弓晉霞;周雪松;劉富永;徐曉寧;侯明;張智勇
• 申請（專利權）人: 天津理工大學
• 主分類號: G05B19/042
• 分類號: G05B19/042;G05B13/02
• 代理公司: 國嘉律師事務所
• 代理人: 王里歌

1、一種基于DSP芯片的靜止同步補償器魯棒非線性控制裝置，其特征在于它是由與外部電力系統相連接的交流采樣電路、中央處理電路、雙口RAM、脈沖發生器所組成，所說的交流采樣電路的輸入端連接外部電力系統的電壓互感器和電流互感器，其輸出端連接中央處理器的輸入端，中央處理器的輸出端通過雙口RAM連接脈沖發生器，脈沖發生器的輸出端連接在靜止同步補償器的輸入端。

2、根據權利要求1所說的一種基于DSP芯片的靜止同步補償器魯棒非線性控制裝置，其特征在于所說的交流采樣電路包括：交流采樣前端電路；多路選擇開關；A/D轉換電路。其中交流采樣電路與電力系統相連，它的輸出端接多路選擇開關的輸入端，多路選擇開關的輸出端接A/D轉換電路的輸入端。

3、根據權利要求1所說的一種基于DSP芯片的靜止同步補償器魯棒非線性控制裝置，其特征在于所說的中央處理器包括：

(1)實時全數字控制的高性能DSP芯片，包含大容量快速閃存、多個32位定時器、2個事件管理器和SPI、SCI、CAN多種接口；

(2)電源管理模塊，由雙電源供電器件U3及周邊電阻R15、R16、C1、C2電容構成；

(3)晶振電路，由給DSP芯片提供時鐘信號的電容C3、C4和晶振體U2構成；

(4)數據總線驅動電路，由雙向數據緩沖器U9，U10構成。

4、根據權利要求1所說的一種基于DSP芯片的靜止同步補償器魯棒非線性控制裝置，其特征在于所說的雙口RAM包括：

(1)左右對稱的地址線和數據線，分別與中央控制器和脈沖發生器連接；

(2)DSP的地址線A15與數據空間選通引腳邏輯或后作為RAM的片選信號CE，外部存儲器訪問選通信號STRB與讀寫使能信號R/W邏輯或后作為讀寫使能信號；

(3)DSP的R/W取反后與STRB邏輯或作為輸出使能信號，兩個忙標志BUSY分別與中央控制器和脈沖發生器的READY引腳相連。

5、根據權利要求1所說的一種基于DSP芯片的靜止同步補償器魯棒非線性控制裝置，其特征在于所說的脈沖發生器包括：

(1)實時全數字控制的高性能DSP芯片，包含大容量快速閃存、多個32位定時器、2個事件管理器和SPI、SCI、CAN多種接口；

(2)電源管理模塊，由雙電源供電器件U3及周邊電阻R15、R16、C1、C2電容構成；

(3)晶振電路，由給DSP芯片提供時鐘信號的電容C3、C4和晶振體U2構成；

(4)數據總線驅動電路，由雙向數據緩沖器U9，U10構成。