[實用新型]內置比較器的微控制器結構

無效

• 申請號: 200620047704.5
• 申請日: 2006-11-10
• 公開（公告）號: CN200997136Y
• 公開（公告）日: 2007-12-26
• 發明（設計）人: 劉桂蓉;周淵;陳光勝;潘松
• 申請（專利權）人: 上海海爾集成電路有限公司
• 主分類號: G06F15/78
• 分類號: G06F15/78;G06F13/40;G06F9/38
• 代理公司: 上海智信專利代理有限公司
• 代理人: 王潔

1、一種內置比較器的微控制器結構，包括內核、外設以及連接內核和外設的接口，其特征在于：

所述的內核包括：時鐘發生器、復位邏輯電路、存儲器、算術邏輯單元分別與中央處理單元相連接，上述器件又分別與總線相連接；

所述的外設包括：一路捕捉、三路定時器、比較和脈寬調制模塊、通過共用引腳數據線與總線連接，同步異步接收發送器、兩個模擬比較器和參考電壓模塊通過共用引腳數據線與總線連接，參考電壓模塊的輸出與兩個模擬比較器相連，16個輸入輸出端口分為兩組分別與總線連接；

所述的接口包括數據總線、地址總線、程序總線以及存儲器控制單元。

2、如權利要求1所述的微控制器結構，其特征在于所述的存儲器大小為2k×16，數據存儲器分為特殊功能寄存器與通用寄存器，其中特殊功能寄存器為96×8bit，通用寄存器為224×8bit，通用數據存貯器由單端口，異步低功耗SRAM實現。

3、一種內置比較器的微控制器結構，包括內核、外設以及連接內核和外設的接口，其特征在于：

所述的內核包括數據隨機存儲器、算術邏輯單元、程序計數器分別與總線相連，堆棧、中斷處理器分別與程序計數器相連，程序計數器的輸出端依次與程序存儲器、指令寄存器、指令譯碼器相連，指令譯碼器的輸出端分別連接數據隨機存儲器、算術邏輯單元、復位邏輯電路，數據隨機存儲器的輸出端與算術邏輯單元連接，工作寄存器與算術邏輯單元相連，振蕩器與復位邏輯電路相連；

所述的外設包括：一路捕捉、三路定時器、比較和脈寬調制模塊、通過共用引腳數據線與總線連接，同步異步接收發送器、兩個模擬比較器和參考電壓模塊通過共用引腳數據線與總線連接，參考電壓模塊的輸出與兩個模擬比較器相連，16個輸入輸出端口分為兩組分別與總線連接；

所述的接口包括數據總線、地址總線、程序總線以及存儲器控制單元。

4、如權利要求3所述的微控制器結構，其特征在于所述的存儲器大小為2k×16，數據存儲器分為特殊功能寄存器與通用寄存器，其中特殊功能寄存器為96×8bit，通用寄存器為224×8bit，通用數據存貯器由單端口，異步低功耗SRAM實現。