[實用新型]內置通用同步異步收發器的微控制器結構

無效

• 申請號: 200620047703.0
• 申請日: 2006-11-10
• 公開（公告）號: CN200997135Y
• 公開（公告）日: 2007-12-26
• 發明（設計）人: 周淵;史衛東;潘松;陳光勝
• 申請（專利權）人: 上海海爾集成電路有限公司
• 主分類號: G06F15/78
• 分類號: G06F15/78;G06F13/40;G06F9/38
• 代理公司: 上海智信專利代理有限公司
• 代理人: 王潔

1、一種內置通用同步異步收發器的微控制器結構，包括各自分別與總線相連的內核、外設和特殊功能部件，其特征在于：

所述的內核包括：時鐘發生器、復位邏輯電路、存儲器、算術邏輯單元分別與中央處理單元相連接，上述器件又分別與總線相連接；

所述的外設包括：與總線相連的輸入輸出端口、8位6路模/數轉換器，一路捕捉、三路定時器、比較和脈寬調制模塊、通用同步異步收發器分別通過共用引腳數據線與總線連接；

所述的特殊功能部件包括：器件配置位、片內上電延時復位、欠壓復位邏輯、看門狗定時器、休眠模式，以上器件分別與總線連接。

2、如權利要求1所述的微控制器結構，其特征在于所述的存儲器包括2K×16位一次可編程程序存儲器和224×8bit的數據寄存器，數據存儲器分為兩部分，特殊寄存器與通用寄存器，其中特殊寄存器為96×8bit，通用寄存器128×8bit，通用數據存貯器采用單端口，異步低功耗SRAM實現。

3、一種內置通用同步異步收發器的微控制器結構，包括各自分別與總線相連的內核、外設和特殊功能部件，其特征在于：

所述的內核包括數據隨機存儲器、算術邏輯單元、程序計數器分別與總線相連，堆棧、中斷處理器分別與程序計數器相連，程序計數器的輸出端依次與程序存儲器、指令寄存器、指令譯碼器相連，指令譯碼器的輸出端分別連接數據隨機存儲器、算術邏輯單元、復位邏輯電路，數據隨機存儲器的輸出端與算術邏輯單元連接，工作寄存器與算術邏輯單元相連，振蕩器與復位邏輯電路相連；

所述的外設包括：與總線相連的輸入輸出端口、8位6路模/數轉換器，一路捕捉、三路定時器、比較和脈寬調制模塊、通用同步異步收發器分別通過共用引腳數據線與總線連接；

所述的特殊功能部件包括：器件配置位、片內上電延時復位、欠壓復位邏輯、看門狗定時器、休眠模式，以上器件分別與總線連接。

4、如權利要求3所述的微控制器結構，其特征在于所述的存儲器包括2K×16位一次可編程程序存儲器和224×8bit的數據寄存器，數據存儲器分為兩部分，特殊寄存器與通用寄存器，其中特殊寄存器為96×8bit，通用寄存器128×8bit，通用數據存貯器采用單端口，異步低功耗SRAM實現。