[實用新型]一種可提高電源抑制比的D類功率放大器電路

無效

• 申請號: 200620047413.6
• 申請日: 2006-11-01
• 公開（公告）號: CN200962579Y
• 公開（公告）日: 2007-10-17
• 發明（設計）人: 許剛
• 申請（專利權）人: 捷頂微電子(上海)有限公司
• 主分類號: H03F3/217
• 分類號: H03F3/217;H03F1/30
• 代理公司: 上海光華專利事務所
• 代理人: 余明偉

技術領域

本實用新型涉及功率放大器電路的相關技術領域，特別是一種可提高電源抑制比的D類功率放大器電路。

背景技術

D類功率放大器具有靜態電流小，功率轉換效率高的特點。但是長期以來，阻礙D類放大器得以廣泛應用的主要原因之一就是它的電源抑制比沒有傳統的AB類放大器好。信號反饋技術是在D類功率放大器中常用的用于提高電源抑制比的方法。但是這種方法通常需要在輸出端加上無源低通濾波器，或在電路內部設計濾波器。這些都加大了電路的復雜程度，提高了電路的靜態功耗。同時，輸出端的反饋也引入了新的負載，對電路的電氣擊穿特性等提出了新的要求。

[US2006/0125554A1]描述了一種用反饋的方法來提高D類放大器電源抑制比的方法。但是這種方法需要復雜的模擬濾波器來濾掉高頻諧波，增加了電路的不穩定性和復雜程度。[US2004/0090264A1]和[US2004/0113684A1]描述了用積分器的方法來計算脈沖高度和寬度乘積的方法來提高D類放大器的電源抑制比。但是這種方法需要一個積分器來完成能量的計算。這個過程需要相對復雜的電路。

實用新型內容

本實用新型的目的是為了提供一種可提高電源抑制比的D類功率放大器電路，解決了傳統的提高D類放大器電源抑制比的方法的電路復雜而且不穩定的問題。

為實現上述目的，本實用新型采用了以下技術方案：

本實用新型公開了一種可提高電源抑制比的D類功率放大器電路，包括D類功率放大器及其驅動電路、電源，其特征在于：該電路還包括一壓控延時電路以及一邏輯運算電路，輸入信號并接壓控延時電路的輸入以及邏輯運算電路的一輸入端，壓控延時電路的輸出接邏輯運算電路的另一輸入端，邏輯運算電路的輸出經功率放大器驅動電路后接D類功率放大器。

其中，所述的壓控延時電路為輸出級的電源電壓供電的線性延時電路；所述的邏輯運算電路為或門運算電路；所述的D類功率放大器為MOSFET功率開關管。由于采用了以上的方案，使本實用新型具備的如下優點：

1、電路結構簡單：在從輸出端沒有反饋信號輸回到電路內部的情況下，同樣可以達到良好的電源電壓抑制比。

2、在通常的D類放大器中，采樣時鐘的頻率要遠大于信號的帶寬。而電源中對輸出的波形有影響的竄擾是集中在輸入信號的頻帶中，而這部分竄擾是可以通過所述的方法得到抑制的。

3、上述方法適用于在標準的數字CMOS工藝中集成的D類音頻放大器的電源抑制比的提高。

附圖說明

圖1是本實用新型的電路結構示意圖。

圖2是本實用新型的驅動信號產生電路的輸入和輸出波形示意圖。

圖3是本實用新型的一種簡單的實現電路結構示意圖。

圖4是圖3中各個節點上的電壓信號波形示意圖。

具體實施方式

以下結合附圖及實施例對本實用新型作進一步描述。

與以往的實現技術不一樣的是，在本實用新型中，D類放大器的輸出端不連接任何反饋信號到電路內部。放大器的電源電壓抑制比是通過內部的壓控延時器件來完成的。電壓控制的延時器件的延時是正比于電源電壓的變化。通過簡單的邏輯運算，輸出的高電平在電壓較低時保持時間拉長，而在電壓較高時保存時間縮短。也就是高電平波形的面積在電源電壓發生變化時，能夠保持輸出電壓時間乘積不變，即輸出的有效功率不變。這種方法特別適合于對芯片面積和靜態功耗很敏感的集成電路中的D類放大器的設計。

如圖1所示一種可提高電源抑制比的D類功率放大器電路，包括D類功率放大器U4及其驅動電路U3、電源，其特征在于：該電路還包括一壓控延時電路U1以及一邏輯運算電路U2，輸入信號Din并接壓控延時電路U1的輸入以及邏輯運算電路U2的一輸入端，壓控延時電路U1的輸出接邏輯運算電路U2的另一輸入端，邏輯運算電路U2的輸出經功率放大器驅動電路U3后接D類功率放大器U4。